TW497263B - Bipolar transistor - Google Patents
Bipolar transistor Download PDFInfo
- Publication number
- TW497263B TW497263B TW090101919A TW90101919A TW497263B TW 497263 B TW497263 B TW 497263B TW 090101919 A TW090101919 A TW 090101919A TW 90101919 A TW90101919 A TW 90101919A TW 497263 B TW497263 B TW 497263B
- Authority
- TW
- Taiwan
- Prior art keywords
- emitter
- bipolar transistor
- strip
- patent application
- transistor
- Prior art date
Links
- 238000001465 metallisation Methods 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 239000002210 silicon-based material Substances 0.000 claims description 4
- 238000005457 optimization Methods 0.000 abstract description 3
- 230000002079 cooperative effect Effects 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 6
- 239000013078 crystal Substances 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 4
- 230000005611 electricity Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000004088 simulation Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/133—Emitter regions of BJTs
- H10D62/135—Non-interconnected multi-emitter structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/281—Base electrodes for bipolar transistors
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Amplifiers (AREA)
- Electronic Switches (AREA)
Description
經濟部智慧財產局員工消費合作社印製 497263 A7 _______B7_ 五、發明說明(1 ) 本發明涉及一種雙載子電晶體。 雙載子電晶體通常由二個相鄰之ρ-η接面形成於半 導體晶體中。二個η-摻雜之區域由一個ρ-摻雜之區 域所隔開(所謂ρηρ電晶體),或二個ρ-摻雜之區域由 —個η-摻雜之區域所隔開(即,ρηρ電晶體)。這三個 不同之摻雜區稱爲射極(Ε),基極(Β)和集極(〇。雙 載子電晶體長久以來已爲人所知且用在很多方面中。 雙載子電晶體區分爲所謂單一電晶體(其安裝在電路 板上且設置在特定之外殼中)以及積體式電晶體,其 與其它半導體組件一起製作在一個共同之半導體載體 (通常稱爲基板)上。 除了雙載子電晶體之轉換(transit frequency)頻率 (其與極限(linmit)頻率有關)之外,基極電阻及基極-集極-電容是重要之電晶體參數,其可決定主要之特 徵値(例如,最大之振盪頻率,功率放大,最小之雜 訊比,閘極延遲時間及其它類似値)。 , 因此,近似値例如是: f 一 厂 /r 工 max : I- \Β/Γ X Rff X Csc 其中fmax是最大之振盪頻率,fT是轉換頻率,Rb 是基極電阻,Cbc是基極-集極-電容。 該轉換頻率是由電晶體主動區中之摻雜物質外型所 決定。反之,RbxCbc之積會受到電晶體佈局(layout) 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) ---τ---------暾-丨丨 (請先閱讀背面之注意事項再填寫本頁) -線· 經濟部智慧財產局員工消費合作社印製 497263 A7 ___ B7 __ 五、發明說明(2 ) (即,幾何構造)所影響。 在目前已知之雙載子電晶體(例如,所謂矽-微波-電晶體)中通常使用一種電晶體佈局(如第1圖所示 者)。此種雙載子電晶體具有:至少一個由一個或多 個射極元件所形成之射極;一個或多個基極接觸區; 一個或多個集極接觸區。因此,至少一個射極,至少 一個基極接觸區以及至少一個集極接觸區互相在一種 指定之配置中形成此電晶體之佈局。 如第1圖所示,射極(E)可以是條形的,此種射極 條寬度由最小可能之微影術寬度所設定。這樣會造成 一種儘可能小之內部基極軌道電阻。爲了使整個基極 電阻最小化,則每一個射極條須由二個基極連接條(B) 所圍繞。大部份之情況是使用二個射極條,因此只需 三個(不是四個)基極條,因爲中間之基極接觸區可用 於二個射極條中。集極接觸區(C)形成在二個基極接 觸區旁邊。 上述之電晶體佈局就所設定之最小之微影術寬度而 言可提供最小可能之基極電阻。 藉由射極條之延長可使基極電阻變小,這是因爲基 極電阻Rb是與1/1E成比例,其中1E是射極長度。 基極-集極-電容CBC當然是與射極長度1E成比例, 使R B x c B C在第一'近似値中是與射極長度1 E無關。 在習知之雙載子電晶體中須選取整個射極面積,以 便在使用此種雙載子電晶體時可達成所期望之電流。 本紙張尺度適用中國國家標準(CNS)A4規格(2]〇χ297公釐) IJ ^----------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 497263 A7 B7 _ 五、發明說明(3 ) 此種習知之雙載子電晶體例如可用在所謂自我對準 之雙-多晶砂技術中。 由習知之先前技藝開始,本發明之目的是提供一種 雙載子電晶體,其就其電晶體參數而言具有一種對習 知之解法是最佳化之電晶體佈局。 依據本發明,此目的是以一種雙載子電晶體來達 成’其具有··至少一個由一個或多個射極元件所構成 之射極;一個或多個基極接觸區;一個或多個集極接 觸區,其中至少一個射極,至少一個基極接觸區及至 少一個集極接觸區互相在指定之配置中形成此電晶體 之佈局。本發明之雙載子電晶體之特徵是:射極具有 至少一種閉合之射極組態,至少一個射極組態鄰接於 至少一個射極內部空間,設有二個或多個基極接觸 區,至少一個基極接觸區是配置在射極內部空間中, 至少另一個基極接觸區及至少一個集極接觸區是配置 在射極組態之外部。 以此種方式可達成一種最佳化之電晶體構造,其在 相同之設計規則(即,對技術之產生有相同之需求)時 可使RBxCbc之乘積較目前一般所用之電晶體佈局 (如第1圖所示及如上所述)者小很多。因此可改良此 雙載子電晶體之特性。特別是可藉由本發明之雙載子 電晶體大大地改良這些電晶體之高頻(HF)特性,例 如,較高之轉換(transit)頻率,最大之振盪頻率,以 及較小之雜訊比。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) ---------訂---------線一 經濟部智慧財產局員工消費合作社印製 497263 A7 _________Β7____ _ 五、發明說明(4 ) 本發明之雙載子電晶體和先前技藝中已爲人所知之 雙載子電晶體之主要不同點是:不選取最小之基極電 阻RB所需之解法,而是使RbxCbc之乘積適當地最 佳化。這會使RB値稍微變大(如以下之說明書所 述),當然使基極-集極-電容C b c之値小很多時仍可 達成本發明之目的。 與目前已知之電晶體佈局不同之處是,現在須構成 此射極,使其具有至少一種閉合之射極組態。即,此 射極具有至少一種一般之元件,此種一般之元件限制 或圍繞至少一個射極-內部空間。在此射極-內部空間 中可存在至少一個基極接觸區。 本發明不限於本發明之射極組態用之指定之構造形 式。一些非唯一之舉例用之實施形式將依據圖式來詳 述。 本發明雙載子電晶體之較佳之實施形式描述在申請 專利範圍各附屬項中。 射極組態可有利地具有二個或多個射極元件,其互 相連接以形成一種閉合式之射極組態。 射極組態因此可具有二個或多個條形之射極元件, 其互相平行且互相隔開。此外,這些條形之射極元件 在其空著的末端分別經由一種以外部射極條構成之射 極元件而互相連接。若此射極組態使用多於二個條形 之射極元件,則此外部射極條可由適當數目之單一組 件所構成,這些單一組件全體構成外部射極條。與習 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公f ) IT r----------------t---------M (請先閱讀背面之注意事項再填寫本頁) 五、發明說明(5 ) 知之電晶體不同之處是,現在此射極不再只以條形方 式構成,而是此二個射極條由中間條所連接。 在其它形式中,在此二個外部射極條之間設置至少 另一個內部射極條(其用來連接二個條形之射極元 件),此內部射極條使射極內部空間劃分成二個或多 個子(Sub)空間。在此種形式中,射極組態只使用唯 一之內部射極條即可具有形式是” 8 ”之俯視圖。本發 明不限於數目固定之內部射極條。在使用更多之條形 射極元件時,內部射極條又可由適當數目之射極-條-組件所構成。 在各別之射極條之間可分別設置基極接觸區。即, 基極接觸區可有利地配置在一個或多個子空間中。 須選取外部射極條之長度或選擇性地選取內部射極 條之長度以及選取條形之射極元件之間之距離使成較 小,就像基極接觸區之最小可能値所用之設計規則所 允許者一樣。 射極可具有一個或多個閉合之射極組態。 經濟部智慧財產局員工消費合作社印制衣 有利之方式是在射極組態外部設置至少二個條形之 基極接觸區及/或二個條形之集極接觸區。 條形之基極接觸區可平行於外部之射極條且與其相 隔開。 條形之集極接觸區可平行於條形之射極元件且與其 相隔開。 基極接觸區及/或集極接觸區之此種對準方式所具 -7- 本紙張尺度適用中國國豕標準(CNS)A4規格(210 X 297公釐) /263 有之優點將在以下之說明書中詳述。 有利之方法是使至少一個射極連接在第一金屬化平 面中。 在其它形式中,至少一個基極接觸區可在一種與第 一金屬化平面相平行且相隔開之第二金屬化平面中延 伸。 這可依據一個例子來說明。若射極連接在第一金屬 化平面中,則基極接觸區在第二金屬化平面中仍可向 上延伸且在該平面中可經由射極條而向上向下延伸至 各別之接觸區中。使用此二種佈線平面相對於習知之 雙載子電晶體而言不需額外之費用,這是因爲在這些 平面中亦需二個金屬化平面,以便與射極,基極及集 極相接觸且形成一種至所謂連結墊(pads)之接點。 基極接點在至少一個射極及至少一個集極接觸區之 間是藉由基極-多晶矽材料來達成。此種基極接點在 雙載子電晶體中之功能是作爲控制電極。利用此基極 接點可控制由射極流至集極之電流(稱爲轉移 (transfer)電流)。在本發明之雙載子電晶體之構造 中,在射極和至少一個集極接觸區之間不需特定之基 極接觸區,這在習知之先前技藝中之雙載子電晶體中 是需要的。在射極和集極接觸區之間之側邊上現在因 此經由基極-多晶矽材料而形成基極接點。 此材料以矽化物(silicide)構成是特別有利的。此 種雙載子電晶體因此可特別有效。在使用矽化物時’ 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) i J---·-------%.丨丨 (請先閱讀背面之注意事項再填寫本頁) · -線· 經濟部智慧財產局員工消費合作社印製 497263 A7 --------B7__ 五、發明說明(7 ) 該層電阻須較多晶矽還低,使射極和集極接觸區之間 不需相接近之金屬接觸區即可形成一種低歐姆之基極 接點。 本發明之雙載子電晶體相較於目前已知之電晶體設 計(第1圖)而言在同樣大之射極面積時(即,在相同 之電流量時)可造成一種緊密很多之配置且因此造成 一種小很多之基極-集極-電容CBC。此外,集極電阻 Rc可大大地降低,這是因爲射極和集極接觸區不再 藉由基極接觸區而互相隔開。在相同之設計規則時, 可藉由佈局最佳化使電晶體面積減小大約40%。 在本發明之雙載子電晶體中,爲了對此種已進行之 佈局對基極電阻Rb及基極-集極-電容CBC所造成之 影響進行估計,須進行各種不同之模擬測試。這些模 擬之結果顯示在下列之表1中: 型 式 Rb[ Ω ] CBC[fF] RBxCec[fs] 標準 22.1 37.3 824 標準矽化 20.8 37.3 776 新佈局 25.2 23.8 600 新佈局之矽化 2 1.2 23.8 505 表1顯示基極電阻rb,基極-集極-電容cBC以及 RBxCB之値。這些値是針對先前技藝之電晶體及本 發明中最佳化設計而成之電晶體計算而得,此電晶體 所具有之射極遮罩面積是1 0 // m2。表1中先前已知 之組態所得之結果是以”標準”來表示’先前技藝中以 已矽化之基極-多晶矽所製成之組態是以”標準矽化” 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注音心事項再填寫本頁) --------t--------- 經濟部智慧財產局員工消費合作社印製
經濟部智慧財產局員工消費合作社印製 五、發明說明(8 ) 來表示;本發明之最佳化之組態是以”新佈局”表示, 本發明中以已矽化之基極-多晶矽所製成之組態以”新 佈局之矽化”來表示。 不使用矽化物時,則本發明之雙載子電晶體-佈局 較先前技藝之電晶體佈局之RBxCbc乘積還小27%。 若使用矽化物,則仍然小3 5 %。 總之,藉由本發明之雙載子電晶體-佈局另外又可 達成以下之優點。首先,此積RbxCbc可大大地降 低。此外,亦可使集極電阻Rc降低。利用本發明之 雙載子電晶體亦可得到較高之轉換頻率,較大之最高 振盪頻率以及較小之雜訊比。此外,亦可使集極-基 板-電容降低,功率損耗亦因此降低。此外,本發明 之雙載子電晶體所需之空間較小,每單位面積因此可 製成較多之電晶體,這樣可造成更少之製造成本。藉 由完美之佈局可達成上述之優點,使成本可非常低。 其它之程序模組是不需要的。最後,本發明之雙載子 電晶體是很通常的,即,可用在所有之雙載子技術 中,因此可打開很大之市場。 特別有利的是可使用本發明之雙載子電晶體作爲微 波電晶體。但本發明不限於此種雙載子電晶體之型 式,其亦可用在積體電路中所有其它之雙載子電晶體 中〇 本發明以下將依據圖式中之實施例來描述。圖式簡 單說明: -10- 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公f ) I Ί Γ * --------^--------- (請先閱讀背面之注咅?事項再填寫本頁) ^7263 A7 --------B7_ 五、發明說明(9 ) 第1圖係先前技藝之雙載子電晶體之佈局。 第2圖係本發明之最佳化之電晶體配置之第一實施 例之佈局。 第3圖係本發明之最佳化之電晶體配置之另一實施 例之佈局。 第4圖係本發明之最佳化之電晶體配置之另一實施 例之佈局。 第5圖係本發明之最佳化之電晶體配置之另一實施 例之佈局。 第6 a,6 b圖係在相同之射極面積(g卩,相同之電流 量)時第1圖之先前技藝之電晶體之大小(第6a圖)相 對於第2圖之本發明之電晶體之大小(第6b圖)之依 比例尺而繪製之比較圖。 第1圖是一種分離式(d i s c r e t e)矽-微波電晶體形式 之雙載子電晶體10,其具有一種先前技藝中已爲人 所知之佈局。 雙載子電晶體1 0具有一種由二個條形之射極元件 2 2所形成之射極(E)。各別之射極條2 2之寬度是由 微影術最小可能之寬度所設定。爲了使雙載子電晶體 1 〇之整個基極電阻R b最小’則每一條形之射極元件 22在二側是由二個條形之基極接觸區(B)4〇所圍繞。 在第1圖之實施例中使用二個條形之射極元件2 2, 因此只需三個(不是四個)條形之基極接觸區4〇,這 是因爲中間之基極接觸區可用於二個射極元件2 2 -11- (請先閱讀背面之注意事項再填寫本頁) ---------訂----------線 i 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNSmlm (210 X 297 ) 經濟部智慧財產局員工消費合作社印製 A7 、 '----— B7_ 五、發明說明(10 ) 中。在外部之基極接觸區40旁分別設置二個條形之 集極接觸區(C ) 5 0。 爲了以如上所述之方式使此種雙載子電晶體-佈局 最佳化’則須在本發明中設置一種雙載子電晶體1 〇 用之佈局,如第2圖所示。雙載子電晶體1 〇具有射 極(1 〇) ’其由二個條形之射極元件22所構成,此二 個射極元件22互相平行且相隔開且在其空著的末端 23,24上此二個射極元件22分別經由外部之射極條 2 5而互相連接。因此會形成一種具有閉合式射極組 知2 1之射極2 0 ’其中此射極組態2 1限制或圍繞一 種射極-內部空間2 7。 在二個外部射極條2 5之間設置另一個內部射極條 26,其連接此二個條形之射極元件22。藉由另一內 部射極條26使射極-內部空間27劃分成二個子空間 28。射極20之俯視圖之形式因此是,,8”字形。 在射極條25,2 6之間(即,在子空間2 8中)設置基 極接觸區(B 1,B 2) 4 1。此二個條形之射極元件2 2之 距離(即,外部-和內部射極條25,26之長度)須選擇 成較小,就像子空間2 8中所存在之基極接觸區4 1之 可能之最小大小所需之設計規則所容許者一樣。 在閉合式射極組態2 1外部設置二個條形之基極接 觸區(B) 4 0使平行於外部射極條2 5且與其相隔開。 此外’在射極組態2 1外部設置二個條形之集極接觸 區(C)50使平行於條形之射極元件22且與其相隔 -12- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) --7---? —--------------訂---------線 (請先閱讀背面之注咅心事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 497263 A7 B7___ 五、發明說明(11 ) 開。 射極2 0接合在第一金屬化平面中。基極接觸區 40,41在第二金屬化平面中向上延伸且可在此平面 中經由射極條2 5,2 6向上或向下延伸至各別之接觸 區。 由第1圖及第2圖之比較可知,在第2圖之本發明 之雙載子電晶體佈局中在射極20和集極接觸區50之 間現在不存在特定之基極接觸區。基極接點在此位置 處因此是以基極-多晶矽材料構成,此種材料特別有 利的是一種矽化物。 本發明雙載子電晶體之示於第2圖中之實施例在與 第1圖之佈局相比較時在射極面積相同(β卩,電流相 同)時可造成一種緊密很多之配置且因此有較小之基 極-集極-電容。此外,集極電阻可大大地降低,這是 因爲射極2 0和集極接觸區5 0不再由基極接觸區隔 開。 由本發明之雙載子電晶體佈局所造成之可能之空間 節省時之周長由第6 a,6b圖中明顯可看出。此二個 圖是先前技藝之雙載子電晶體1〇(如第1圖所示)之 佈局與本發明者依比例繪製而成之比較圖。第6a圖 是先前技藝者之佈局,第6b圖者是本發明雙載子電 晶體1 〇 (如第2圖所示)之佈局。 由第6a,6b圖直接比較可知,在相同之射極面積 時藉由·佈局最佳化之相同設計規則可使電晶體面積減 -13- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ? ---------------訂---------線 (請先閱讀背面之注咅心事項再填寫本頁) w/263 A7 _ B7 五、發明說明(12 ) 小 4 0%。 第3圖是本發明具有最佳化之電晶體佈局之雙載子 電晶體1 〇之另一實施形式。第3圖所示之射極20就 其基本構造及由_個條形之基極接觸區4 0及集極接 觸區50所形成之邊緣而言是與第2圖所不之雙載子 電晶體之構造相同的,因此不需重複描述。 與第2圖所示之實施形式不同的是,第3圖之雙載 子電晶體1 〇具有多於二個之內部射極條2 6,因此該 射極-內部空間2 7亦可形成多於二個之子空間2 8。 以此種方式所形成之子空間之數目是任意的且可依據 需求及應用情況而適當地選取。在每一子空間2 8中 設置一個基極接觸區4 1。爲了強調子空間2 8和其中 所存在之基極接觸區4 1之可自由變化之數目,則第 3圖中顯示一種未定系列之基極接觸區(B 1, B2,...,Bn)41 〇 第4圖是本發明雙載子電晶體10之另一實施形 式。雙載子電晶體10具有一種射極(E)20,其又具有 一種閉合式之射極組態2 1。但和先前所述實施例不 同之處是:設有多於二個之條形之射極元件22,其 互相平行且相隔開。爲了產生一種閉合式射極組態 2 1,則各別之射極條2 1在其各別之空著的末端23, 24經由外部射極條之各成份25a而互相連接。各別 之成份2 5 a共同形成外部射極條2 5。 在該外部射極條2 5之各別成份2 5 a之間同樣設置 -14- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注音?事項再填寫本頁) 擎裝--------訂---------線k 經濟部智慧財產局員工消費合作社印制衣 497263 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(13) 內部射極條26之各別之成份26a。第4圖之例子中 以此種方式只形成唯一之內部射極條2 6,因此該閉 合之射極組態2 1圍繞此射極-內部空間2 7中全部共 二列及任意行數之子空間2 8。在使用第3圖中所示 之基本組態時,列之數目同樣可任意擴大。 第4圖中所示之實施例可支配任意行數之子空間 28,子空間28中設有任意數目之基極接觸區(B1 1, B12 ; ...Bln ; B21,B22,…B2n)。 外部射極條2 5之二側設有二個條形之基極接觸區 (B)40。與外部之條形射極元件22相鄰處設有二個條 形之集極接觸區(C)50。 第5圖是另一個雙載子電晶體10,其射極(E)20具 有任意數目之相鄰而配置之閉合式射極組態(E 1, E2,...En)21。每一射極組態21具有如第2圖所示之 構造,但亦可具·有其它構造。每一射極組態2 1在其 外部射極條2 5外部分別設有一種條形之基極接觸區 (B)。每一射極組態2 1之各別之條形射極元件2 2之 旁側設有條形之集極接觸區(C)50。相鄰之射極組態 2 1可共用唯一之介於其間之集極接觸區5 0。以此種 方式,則射極2 0可具有η個閉合之射極組態(E 1, Ε2,...Εη)21,總共η+1個集極接觸區(Cl,C2,…, Cn , Cn+1)50 。 參考符號說明 10.....雙載子電晶體 -15- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) —τ---r---------------訂----*-----線^^ (請先閱讀背面之注咅5事項再填寫本頁) 497263 A7 _B7 14 五、發明說明() E,2 0.....射極 2 1.....射極組態 22.....射極元件 2 3,24 .....末端 2 5,26 .....射極條 27 .....射極內部空間 28 .....子空間 B,4 0,4 1.....基極接觸區 C,5 0.....集極接觸區 (請先閱讀背面之注意事項再填寫本頁) 4 訂----- 線 Λ - 經濟部智慧財產局員工消費合作社印製 -16- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
Claims (1)
- 497263六、申請專利範圍 〜一 第90101919號「雙載子電晶體」專利案 (91年4月修正) 六申請專利範圍 1· 一種雙載子電晶體’其具有:至少一個由一個或多個射 極元件所形成之射極;一個或多個集極接觸區,其至少 一個射極’至少一個基極接觸區及至少一個集極接觸區 在一種指定之配置中共同形成此電晶體之佈局,其特徵 爲:射極(20)具有至少一個閉合之射極組態(21),至少一 個射極組態(21)鄰接於至少一個射極-內部空間(27);設 有二個或更多之基極接觸區(40,41);至少一個基極接觸 區(41)配置在射極-內部空間(27)中;至少另一基極接觸 區(40)以及至少一個集極接觸區(50)配置在射極組態(21) 外部。 2·如申請專利範圍第1項之雙載子電晶體,其中此射極組 態(21)具有二個或更多之射極元件(22,25,26),它們互 相連接。 3·如申請專利範圍第1項之雙載子電晶體,其中此射極組 態(21)具有二個或更多之條形之射極元件(22),它們互相 平行且相隔開,條形之射極元件(22)在其空著的末端(23, 24)分別經由一種由外部射極條(25)所形成之射極元件而 互相連接。 4.如申請專利範圍第3項之雙載子電晶體,其中在二個外 部射極條(25)之間至少設置另一可連接此二個條形射極元 件(22)用之內部射極條(26),藉此可使射極-內部空間(27) 六、申請專利範圍 賓1分成二個或多個子空間(28)。 5. 如申請專利範圍第4項之雙載子電晶體,其中在一個或 多個子空間(28)中配置基極接觸區(41)。 6. 如申請專利範圍第丨項之雙載子電晶體,其中射極(2〇)具 有二個或多個閉合之射極組態(21)。 7·如申請專利範圍第1項之雙載子電晶體,其中在至少一 個射極組態(21)外部設置至少二個條形之基極接觸區(40) 及/或至少二個條形之集極接觸區(50)。 8.如申請專利範圍第7項之雙載子電晶體,其中射極組態(2丄) 具有二個或更多之條形之射極元件(22),它們互相平行且 相隔開,條形之射極元件(22)在其空著的末端(23,24)分別 經由一種由外部射極條(25)所形成之射極元件而互相連 接,條形之基極接觸區(40)平行於外部之射極條(25)且互 相隔開。 9_如申請專利範圍第7項之雙載子電晶體,其中射極組態(2 1) 具有二個或更多之條形之射極元件(22),它們互相平行且 相隔開,條形之射極元件(22)在其空著的末端(23,24)分別 經由一種由外部射極條(25)所形成之射極元件而互相連 接,條形之集極接觸區(50)平行於條形之射極元件(22)且 互相隔開。 10. 如申請專利範圍第1項之雙載子電晶體,其中至少一個 射極(20)連接在第一金屬化平面中。 11. 如申請專利範圍第10項之雙載子電晶體,其中至少一個 基極接觸區(40,41)在一種與第一金屬化平面相平行且空 -2- 497263 六、申請專利範圍 間中相隔開之第二金屬化平面中延伸。 1Z如申請專利範圍第1至11項中任一項之雙載子電晶體, 其中此種介於至少一個射極(20)和至少一個集極接觸區 (50)之間之基極接點是以基極-多晶矽材料製成。 ia如申請專利範圍第12項之雙載子電晶體,其中此基極多 晶矽是一種矽化物。 14. 如申請專利範圍第12項之雙載子電晶體(10),其係用作 微波-電晶體。 15. 如申請專利範圍第i3項之雙載子電晶體(10),其係用作 微波-電晶體。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10004111A DE10004111A1 (de) | 2000-01-31 | 2000-01-31 | Bipolartransistor |
Publications (1)
Publication Number | Publication Date |
---|---|
TW497263B true TW497263B (en) | 2002-08-01 |
Family
ID=7629303
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW090101919A TW497263B (en) | 2000-01-31 | 2001-03-15 | Bipolar transistor |
Country Status (9)
Country | Link |
---|---|
US (1) | US6770953B2 (zh) |
EP (1) | EP1252660B1 (zh) |
JP (1) | JP2003522414A (zh) |
KR (1) | KR20020089335A (zh) |
CN (1) | CN100521233C (zh) |
AT (1) | ATE441210T1 (zh) |
DE (2) | DE10004111A1 (zh) |
TW (1) | TW497263B (zh) |
WO (1) | WO2001057916A2 (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8872236B2 (en) | 2009-06-29 | 2014-10-28 | International Business Machines Corporation | Scaling of bipolar transistors |
Families Citing this family (54)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10318422B4 (de) * | 2003-04-23 | 2006-08-10 | Infineon Technologies Ag | Hochfrequenz-Bipolartransistor mit Silizidregion und Verfahren zur Herstellung desselben |
KR100819558B1 (ko) | 2006-09-04 | 2008-04-07 | 삼성전자주식회사 | 반도체 저항소자들 및 그의 형성방법들 |
US7439608B2 (en) * | 2006-09-22 | 2008-10-21 | Intel Corporation | Symmetric bipolar junction transistor design for deep sub-micron fabrication processes |
JP5497997B2 (ja) * | 2008-06-05 | 2014-05-21 | ルネサスエレクトロニクス株式会社 | Esd保護回路及び半導体装置 |
US9224496B2 (en) | 2010-08-11 | 2015-12-29 | Shine C. Chung | Circuit and system of aggregated area anti-fuse in CMOS processes |
US10916317B2 (en) | 2010-08-20 | 2021-02-09 | Attopsemi Technology Co., Ltd | Programmable resistance memory on thin film transistor technology |
US9251893B2 (en) | 2010-08-20 | 2016-02-02 | Shine C. Chung | Multiple-bit programmable resistive memory using diode as program selector |
US9460807B2 (en) | 2010-08-20 | 2016-10-04 | Shine C. Chung | One-time programmable memory devices using FinFET technology |
US10249379B2 (en) | 2010-08-20 | 2019-04-02 | Attopsemi Technology Co., Ltd | One-time programmable devices having program selector for electrical fuses with extended area |
US9025357B2 (en) | 2010-08-20 | 2015-05-05 | Shine C. Chung | Programmable resistive memory unit with data and reference cells |
US10923204B2 (en) | 2010-08-20 | 2021-02-16 | Attopsemi Technology Co., Ltd | Fully testible OTP memory |
US9431127B2 (en) | 2010-08-20 | 2016-08-30 | Shine C. Chung | Circuit and system of using junction diode as program selector for metal fuses for one-time programmable devices |
US9824768B2 (en) | 2015-03-22 | 2017-11-21 | Attopsemi Technology Co., Ltd | Integrated OTP memory for providing MTP memory |
US9070437B2 (en) | 2010-08-20 | 2015-06-30 | Shine C. Chung | Circuit and system of using junction diode as program selector for one-time programmable devices with heat sink |
US10229746B2 (en) | 2010-08-20 | 2019-03-12 | Attopsemi Technology Co., Ltd | OTP memory with high data security |
US9818478B2 (en) | 2012-12-07 | 2017-11-14 | Attopsemi Technology Co., Ltd | Programmable resistive device and memory using diode as selector |
US8830720B2 (en) | 2010-08-20 | 2014-09-09 | Shine C. Chung | Circuit and system of using junction diode as program selector and MOS as read selector for one-time programmable devices |
US9496033B2 (en) | 2010-08-20 | 2016-11-15 | Attopsemi Technology Co., Ltd | Method and system of programmable resistive devices with read capability using a low supply voltage |
US8488359B2 (en) | 2010-08-20 | 2013-07-16 | Shine C. Chung | Circuit and system of using junction diode as program selector for one-time programmable devices |
US9236141B2 (en) | 2010-08-20 | 2016-01-12 | Shine C. Chung | Circuit and system of using junction diode of MOS as program selector for programmable resistive devices |
US9042153B2 (en) | 2010-08-20 | 2015-05-26 | Shine C. Chung | Programmable resistive memory unit with multiple cells to improve yield and reliability |
US8760904B2 (en) | 2010-08-20 | 2014-06-24 | Shine C. Chung | One-Time Programmable memories using junction diodes as program selectors |
US9019742B2 (en) | 2010-08-20 | 2015-04-28 | Shine C. Chung | Multiple-state one-time programmable (OTP) memory to function as multi-time programmable (MTP) memory |
US9711237B2 (en) | 2010-08-20 | 2017-07-18 | Attopsemi Technology Co., Ltd. | Method and structure for reliable electrical fuse programming |
US8913449B2 (en) | 2012-03-11 | 2014-12-16 | Shine C. Chung | System and method of in-system repairs or configurations for memories |
US8988965B2 (en) | 2010-11-03 | 2015-03-24 | Shine C. Chung | Low-pin-count non-volatile memory interface |
US9076513B2 (en) | 2010-11-03 | 2015-07-07 | Shine C. Chung | Low-pin-count non-volatile memory interface with soft programming capability |
US9019791B2 (en) | 2010-11-03 | 2015-04-28 | Shine C. Chung | Low-pin-count non-volatile memory interface for 3D IC |
US9496265B2 (en) | 2010-12-08 | 2016-11-15 | Attopsemi Technology Co., Ltd | Circuit and system of a high density anti-fuse |
US8848423B2 (en) | 2011-02-14 | 2014-09-30 | Shine C. Chung | Circuit and system of using FinFET for building programmable resistive devices |
US10192615B2 (en) | 2011-02-14 | 2019-01-29 | Attopsemi Technology Co., Ltd | One-time programmable devices having a semiconductor fin structure with a divided active region |
US10586832B2 (en) | 2011-02-14 | 2020-03-10 | Attopsemi Technology Co., Ltd | One-time programmable devices using gate-all-around structures |
KR101300214B1 (ko) * | 2011-02-21 | 2013-08-26 | 충남대학교산학협력단 | 정합 특성이 개선된 쌍극성 접합 트랜지스터 |
US8912576B2 (en) | 2011-11-15 | 2014-12-16 | Shine C. Chung | Structures and techniques for using semiconductor body to construct bipolar junction transistors |
US9136261B2 (en) | 2011-11-15 | 2015-09-15 | Shine C. Chung | Structures and techniques for using mesh-structure diodes for electro-static discharge (ESD) protection |
US9324849B2 (en) | 2011-11-15 | 2016-04-26 | Shine C. Chung | Structures and techniques for using semiconductor body to construct SCR, DIAC, or TRIAC |
US9007804B2 (en) | 2012-02-06 | 2015-04-14 | Shine C. Chung | Circuit and system of protective mechanisms for programmable resistive memories |
US8861249B2 (en) | 2012-02-06 | 2014-10-14 | Shine C. Chung | Circuit and system of a low density one-time programmable memory |
US8917533B2 (en) | 2012-02-06 | 2014-12-23 | Shine C. Chung | Circuit and system for testing a one-time programmable (OTP) memory |
US9076526B2 (en) | 2012-09-10 | 2015-07-07 | Shine C. Chung | OTP memories functioning as an MTP memory |
US9183897B2 (en) | 2012-09-30 | 2015-11-10 | Shine C. Chung | Circuits and methods of a self-timed high speed SRAM |
US9324447B2 (en) | 2012-11-20 | 2016-04-26 | Shine C. Chung | Circuit and system for concurrently programming multiple bits of OTP memory devices |
US9412473B2 (en) | 2014-06-16 | 2016-08-09 | Shine C. Chung | System and method of a novel redundancy scheme for OTP |
US9312371B2 (en) * | 2014-07-24 | 2016-04-12 | Globalfoundries Inc. | Bipolar junction transistors and methods of fabrication |
TWI677073B (zh) * | 2016-04-27 | 2019-11-11 | 聯華電子股份有限公司 | 雙載子接面電晶體佈局結構 |
US11062786B2 (en) | 2017-04-14 | 2021-07-13 | Attopsemi Technology Co., Ltd | One-time programmable memories with low power read operation and novel sensing scheme |
US10535413B2 (en) | 2017-04-14 | 2020-01-14 | Attopsemi Technology Co., Ltd | Low power read operation for programmable resistive memories |
US11615859B2 (en) | 2017-04-14 | 2023-03-28 | Attopsemi Technology Co., Ltd | One-time programmable memories with ultra-low power read operation and novel sensing scheme |
US10726914B2 (en) | 2017-04-14 | 2020-07-28 | Attopsemi Technology Co. Ltd | Programmable resistive memories with low power read operation and novel sensing scheme |
US10770160B2 (en) | 2017-11-30 | 2020-09-08 | Attopsemi Technology Co., Ltd | Programmable resistive memory formed by bit slices from a standard cell library |
US20190181251A1 (en) * | 2017-12-07 | 2019-06-13 | Qualcomm Incorporated | Mesh structure for heterojunction bipolar transistors for rf applications |
US10811497B2 (en) * | 2018-04-17 | 2020-10-20 | Silanna Asia Pte Ltd | Tiled lateral BJT |
US10700187B2 (en) | 2018-05-30 | 2020-06-30 | Silanna Asia Pte Ltd | Tiled lateral thyristor |
WO2023070477A1 (zh) * | 2021-10-28 | 2023-05-04 | 华为技术有限公司 | 鳍式双极结型晶体管及其制备方法、电子设备 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1281036B (de) * | 1965-07-31 | 1968-10-24 | Telefunken Patent | Transistor und Verfahren zu seiner Herstellung |
US3922706A (en) | 1965-07-31 | 1975-11-25 | Telefunken Patent | Transistor having emitter with high circumference-surface area ratio |
JPS60165759A (ja) * | 1984-02-07 | 1985-08-28 | Nippon Denso Co Ltd | 集積回路素子 |
JPH0611052B2 (ja) * | 1984-07-18 | 1994-02-09 | 三洋電機株式会社 | トランジスタ |
US5341020A (en) * | 1991-04-12 | 1994-08-23 | Sanken Electric Co., Ltd. | Integrated multicellular transistor chip for power switching applications |
DE69402221T2 (de) * | 1993-01-29 | 1997-08-14 | Nat Semiconductor Corp | Bipolartransistoren und deren Herstellungsverfahren |
US5455449A (en) * | 1994-06-30 | 1995-10-03 | National Semiconductor Corporation | Offset lattice bipolar transistor architecture |
JPH11501465A (ja) * | 1995-12-28 | 1999-02-02 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | Soi上にセルフアラインバーチカルバイポーラトランジスタを製造する方法 |
JP2000100826A (ja) * | 1998-09-28 | 2000-04-07 | Rohm Co Ltd | パワートランジスタ及びそれを用いた半導体集積回路装置 |
-
2000
- 2000-01-31 DE DE10004111A patent/DE10004111A1/de not_active Ceased
-
2001
- 2001-01-24 JP JP2001557079A patent/JP2003522414A/ja not_active Withdrawn
- 2001-01-24 US US10/182,582 patent/US6770953B2/en not_active Expired - Lifetime
- 2001-01-24 KR KR1020027009819A patent/KR20020089335A/ko not_active Application Discontinuation
- 2001-01-24 EP EP01949066A patent/EP1252660B1/de not_active Expired - Lifetime
- 2001-01-24 DE DE50115071T patent/DE50115071D1/de not_active Expired - Lifetime
- 2001-01-24 AT AT01949066T patent/ATE441210T1/de not_active IP Right Cessation
- 2001-01-24 WO PCT/EP2001/000745 patent/WO2001057916A2/de not_active Application Discontinuation
- 2001-01-24 CN CNB018043240A patent/CN100521233C/zh not_active Expired - Fee Related
- 2001-03-15 TW TW090101919A patent/TW497263B/zh active
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8872236B2 (en) | 2009-06-29 | 2014-10-28 | International Business Machines Corporation | Scaling of bipolar transistors |
US9076810B2 (en) | 2009-06-29 | 2015-07-07 | International Business Machines Corporation | Scaling of bipolar transistors |
Also Published As
Publication number | Publication date |
---|---|
US20030052387A1 (en) | 2003-03-20 |
JP2003522414A (ja) | 2003-07-22 |
EP1252660B1 (de) | 2009-08-26 |
DE10004111A1 (de) | 2001-08-09 |
ATE441210T1 (de) | 2009-09-15 |
WO2001057916A2 (de) | 2001-08-09 |
US6770953B2 (en) | 2004-08-03 |
CN1397094A (zh) | 2003-02-12 |
CN100521233C (zh) | 2009-07-29 |
DE50115071D1 (de) | 2009-10-08 |
KR20020089335A (ko) | 2002-11-29 |
EP1252660A2 (de) | 2002-10-30 |
WO2001057916A3 (de) | 2002-03-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW497263B (en) | Bipolar transistor | |
TW202215666A (zh) | 具有階梯式多堆疊電晶體結構的半導體裝置 | |
CN103208496B (zh) | Sram单元和阵列 | |
CN102034549B (zh) | 半导体存储器单元阵列以及半导体只读存储器单元阵列 | |
KR102401577B1 (ko) | 집적 회로 및 표준 셀 라이브러리 | |
CN109952642A (zh) | 具有锯齿状金属迹线布局的集成电路器件 | |
US20090101940A1 (en) | Dual gate fet structures for flexible gate array design methodologies | |
US20150014758A1 (en) | Memory cells having a folded digit line architecture | |
JP2003174335A5 (zh) | ||
CN107579067A (zh) | 静态随机存取存储器的布局图案 | |
CN111446236B (zh) | 带状单元版图及存储器版图、带状单元结构及存储器 | |
TW520566B (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
CN102034875A (zh) | 一种结型场效应晶体管 | |
TW571431B (en) | Semiconductor integrated circuit device | |
US9613966B2 (en) | Semiconductor device | |
TW421877B (en) | Wordline driver circuit using ring-shaped devices | |
SE0001815L (sv) | Effekttransistorer för radiofrekvenser | |
Vanhoucke et al. | Unified electro-thermal stability criterion for bipolar transistors | |
TW512540B (en) | An RF power LDMOS transistor | |
US6445017B2 (en) | Full CMOS SRAM cell | |
Scholvin et al. | Performance and limitations of 65 nm CMOS for integrated RF power applications | |
TW442954B (en) | Layout structure for promoting integration | |
JP2000040705A (ja) | 半導体装置およびその半導体装置を用いた増幅装置 | |
US20180323258A1 (en) | High-voltage semiconductor devices with improved eas and related manufacturing method thereof | |
CN117937409B (zh) | 一种紧凑的双向静电保护电路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent |