JP5497997B2 - Ｅｓｄ保護回路及び半導体装置 - Google Patents

Description

本発明は、静電放電（ＥＳＤ：Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）から内部回路を保護するためのＥＳＤ保護回路に関する。

近年、様々な分野で使用されている半導体集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に対して信頼性の向上が要求されている。例えば、車載カーナビ用や医療用の液晶モニタ用のドライバ回路のように、故障が発生することで人命に影響を及ぼす製品に利用されるＩＣに対しては、特に高い信頼性が要求される。このような、製品の高信頼性を実現するためには、外部からの過電圧（静電放電）に対して強くする必要があった。すなわち、ＥＳＤ耐量の高いＩＣが求められている。

ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のＥＳＤ耐性を高める従来技術として、ＬＳＩチップの周辺部に設けられる保護回路（ＥＳＤ保護回路）がある。ＥＳＤ保護回路は、外部から入力される静電放電（ＥＳＤ）による電流経路を変更することによって、ＬＳＩの内部素子（内部回路）が破壊されることを防止する。図１は、ＥＳＤ保護回路や電源保護回路が設けられたＬＳＩ（半導体装置）の等価回路の一例を示す図である。

図１を参照して、ＬＳＩは、外部信号が入出力する入出力パッド１０１、高電位電源ＶＤＤに接続されるＶＤＤ配線１０２、低電位電源ＶＳＳに接続されるＶＳＳ配線１０３、ＥＳＤ保護回路１１０、電源保護回路１２０、内部回路１３０を備える。

ＥＳＤ保護回路１１０は、入出力パッド１０１に接続されたＰＮＰバイポーラトランジスタ１２１と、寄生ダイオード１２２を備える。ＰＮＰバイポーラトランジスタ１２１のエミッタ（Ｅ）は入出力パッド１０１に、ベース（Ｂ）はＶＤＤ配線１０２（高電位電源ＶＤＤ）に、コレクタ（Ｃ）はＶＳＳ配線１０３（低電位電源ＶＳＳ）に接続される。又、寄生ダイオード１２２のアノード（Ａ）は入出力パッド１０１に、カソード（Ｋ）はＶＤＤ配線１０２（高電位電源ＶＤＤ）に接続される。

電源保護回路１２０は、アノード（Ａ）が低電位電源ＶＳＳに接続され、カソード（Ｋ）が高電位電源ＶＤＤに接続されたダイオードを備える。ＶＤＤ配線１０２とＶＳＳ配線１０３との間にＥＳＤ電圧が加わった場合、電源保護回路１２０にＥＳＤ電流が流れることで、内部回路１３０は保護される。

従来技術によるＥＳＤ保護回路として、例えば、特開平１０−２２３８４６（特許文献１参照）や特開２００１−２２３２７７（特許文献２参照）、特開２０００−２６９４４０（特許文献３参照）に記載されている。

図２及び図３を参照して、従来技術によるＥＳＤ保護回路１１０について説明する。図２は、従来技術によるＥＳＤ保護回路のレイアウトの一例を示す平面図であり、図３は図２におけるＡ−Ａ’の断面構造を示す断面図である。尚、図２では、ＶＤＤ配線１０２、入出力パッド１０１に接続するための配線（以下、単に入出力パッド１０１と称す）、及びＶＳＳ配線１０３を省略している。

従来技術によるＥＳＤ保護回路１１０は、Ｐ型基板１１１のＺ軸方向上方の表面領域に形成されるＮ型ウェル１１２、及びＮ型ウェル上に形成される素子分離領域１１３、Ｐ＋拡散層１１４Ａ、１１４Ｂ、Ｎ＋拡散層１１５を備える。Ｎ＋拡散層１１５はコンタクト１１６を介してＶＤＤ配線１０２に接続される。Ｐ＋拡散層１１４Ａは、コンタクト１１７を介して入出力パッド１０１に接続される。Ｐ＋拡散層１１４Ｂは、コンタクト１１８を介してＶＳＳ配線１０３に接続される。Ｐ＋拡散層１１４Ａ、１１４Ｂ、Ｎ＋拡散層１１５のそれぞれの間には、フィールド酸化膜に例示される素子分離領域１１３が設けられる。素子分離領域１１３は、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）又はＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）によって形成される。

このような構成によって、Ｐ＋拡散層１１４Ａをエミッタ（Ｅ）、Ｐ＋拡散層１１４Ｂをコレクタ（Ｃ）、Ｎ＋拡散層１１５をベース（Ｂ）とするＰＮＰバイポーラトランジスタ１２１が形成される。又、Ｐ＋拡散層１１４ＡとＮ型ウェル１１２によって寄生ダイオード１２２が形成される。

ここで、例えばＥＳＤにより、高電位電源ＶＤＤより高電位のプラスの静電気が入出力パッド１０１に印加されると、ＰＮＰバイポーラトランジスタ１２１のスナップバック動作により、入出力パッド１０１に接続されているＰ＋拡散層１１４Ａから、ＶＳＳ配線１０３に接続されているＰ＋拡散層１１４Ｂに過電流（ＥＳＤ電流）が流れる。この過電流がＰＮＰバイポーラトランジスタ１２１に流れることにより内部回路１３０は保護される。一方、低電位電源ＶＳＳより低電位のマイナスの静電気が入出力パッド１０１に印加されると、ＰＮＰバイポーラトランジスタ１２１の寄生ダイオード１２２のブレイクダウン動作により、ＶＤＤ配線１０２に接続されているＮ＋拡散層１１５から入出力パッド１０１に接続されているＰ＋拡散層１１４Ａに過電流（ＥＳＤ電流）が流れ、このＥＳＤ電流により内部回路１３０が保護される。
特開平１０−２２３８４６ 特開２００１−２２３２７７ 特開２０００−２６９４４０

図４は、入出力パッド１０１にマイナスの静電気が印加されたときに、Ｐ＋拡散層１１４Ａに流れるＥＳＤ電流の電流密度を示す概念図である。入出力パッド１０１にマイナスの静電気が印加されたとき、Ｐ＋拡散層１１４Ａに流入するＥＳＤ電流は、Ｎ＋拡散層１１５に対向する領域（図４に示す幅Ｗ１０の領域）を介して流れる。図４を参照して、Ｎ＋拡散層１１５に対向するＰ＋拡散層１１４Ａの幅Ｗ１０は、Ｎ＋拡散層１１５の幅Ｗ２０に比べて極端に短い。このため、Ｐ＋拡散層１１４Ａの幅Ｗ１０におけるＥＳＤ電流の電流密度は大きくなり、Ｐ＋拡散層１１４Ａが破壊される恐れがある。すなわち、従来技術によるＥＳＤ保護回路は、マイナスの静電気に対するＥＳＤ耐量が非常に低いという問題がある。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための手段］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明によるＥＳＤ保護回路（１１０）は、第１電源（ＶＤＤ）に接続され、ベースとして機能する第１導電型の第１拡散層（１５、１１５）と、第２電源（ＶＳＳ）に接続され、コレクタとして機能する第２導電型の第２拡散層（２４Ｂ、１１４Ｂ）と、入出力パッド（１０１）に接続され、エミッタとして機能する第２導電型の第３拡散層（１４Ａ、２４Ａ）とによって形成されるバイポーラトランジスタ（１２１）を具備する。ここで、第３拡散層（１４Ａ，２４Ａ）において、第１拡散層（１５、１１５）に対向する第１領域の面積は、第２拡散層（２４Ｂ、１１４Ｂ）において第１拡散層（１５、１１５）に対向する第２領域の面積より大きい。これにより、第１拡散層（１５、１１５）から第３拡散層（１４Ａ、２４Ａ）へ流入するＥＳＤ電流の電流密度が低減され、ＥＳＤ電流による第２拡散層の素子破壊を防止できる。

本発明による半導体装置は、上述のＥＳＤ保護回路（１１０）と、第１電源（ＶＤＤ）、第２電源（ＶＳＳ）、及び入出力パッド（１０１）に接続された内部回路（１２０）とを具備する。ＥＳＤ保護回路（１１０）は、入出力パッド（１０１）に入力される静電気に応じたＥＳＤ電流を流すことで、内部回路（１２０）を保護する。

本発明によるＥＳＤ保護回路によれば、ＥＳＤ耐量を向上することができる。

以下、添付図面を参照して、本発明によるＥＳＤ保護回路の実施の形態を説明する。本実施の形態では、図１に示す内部回路１３０に対するＥＳＤ破壊防止を目的とするＥＳＤ保護回路１１０について説明する。

１．第１の実施の形態
図１、図５、及び図６を参照して、本発明によるＥＳＤ保護回路１１０の第１の実施の形態における構成を説明する。図１は、ＥＳＤ電流を流して内部回路１３０を保護するＥＳＤ保護回路１１０及び電源保護回路１２０を備える半導体装置の構成を示す回路図である。内部回路１３０は、高電位電源ＶＤＤに接続されるＶＤＤ配線１０２と低電位電源ＶＳＳに接続されるＶＳＳ配線１０３との間に設けられ、信号を入力又は出力するための入出力パッド１０１に接続される。ＥＳＤ保護回路１１０は、プラス静電気に応じたＥＳＤ電流を入出力パッド１０１とＶＳＳ配線１０３との間に流すＰＮＰバイポーラトランジスタ１２１と、マイナスの静電気に応じたＥＳＤ電流を入出力パッド１０１とＶＤＤ配線１０２との間に流す寄生ダイオード１２２とを備える。

図５及び図６を参照して、本発明によるＥＳＤ保護回路１１０の第１の実施の形態における構造を説明する。図５は、本発明によるＥＳＤ保護回路１１０の第１の実施の形態におけるレイアウト構造を示す平面図である。図６は、図５におけるＢ−Ｂ’断面図である。尚、図５では、ＶＤＤ配線１０２、入出力パッド１０１に接続するための配線、及びＶＳＳ配線１０３を省略している。

本実施の形態におけるＥＳＤ保護回路１１０は、Ｐ型基板１１１のＺ軸方向上方の表面領域に形成されるＮ型ウェル１１２、及びＮ型ウェル上に形成される素子分離領域１１３、Ｐ＋拡散層１４Ａ、１１４Ｂ、Ｎ＋拡散層１１５を備える。Ｎ＋拡散層１１５はコンタクト１１６を介してＶＤＤ配線１０２に接続される。Ｐ＋拡散層１４Ａは、コンタクト１１７を介して入出力パッド１０１に接続される。Ｐ＋拡散層１１４Ｂは、コンタクト１１８を介してＶＳＳ配線１０３に接続される。尚、コンタクト１１７とコンタクト１１８、あるいはコンタクト１１６とコンタクト１１７は、同一直線上に設けられるとは限らず、任意の位置に配置できる。

図５を参照して、Ｐ＋拡散層１４Ａ、１１４Ｂは、図５におけるＸ軸方向に交互に配置される。Ｎ＋拡散層１１５の少なくとも一部は、Ｐ＋拡散層１４Ａ、１１４Ｂの一部に対向する位置に配置される。例えば、図５に示すように、Ｐ＋拡散層１４Ａ、１１４Ｂは、Ｙ軸方向上下に配置される２つのＮ＋拡散層１１５の間に設けられる。２つのＮ＋拡散層１１５の形状はＸ軸方向を長手方向とする矩形であることが好ましい。図６を参照して、Ｐ＋拡散層１４Ａ、１１４Ｂ、Ｎ＋拡散層１１５のそれぞれの間には、フィールド酸化膜に例示される素子分離領域１１３が設けられる。

このような構成によって、Ｐ＋拡散層１４Ａをエミッタ（Ｅ）、Ｐ＋拡散層１１４Ｂをコレクタ（Ｃ）、Ｎ＋拡散層１１５をベース（Ｂ）とするＰＮＰバイポーラトランジスタ１２１が形成される。又、Ｐ＋拡散層１４ＡとＮ型ウェル１１２によって寄生ダイオード１２２が形成される。

図５を参照して、Ｐ＋拡散層１４Ａにおいて、Ｎ＋拡散層１１５に対向する領域の面積は、マイナスのＥＳＤ電流による素子破壊を防止する程度の大きさに設定される。Ｐ＋拡散層１４Ａにおいて、Ｎ＋拡散層１１５に対向する領域の面積は、Ｐ＋拡散層１４ＡのＸ軸方向の幅と、Ｚ軸方向における拡散層深さＤ（図６参照）との積によって算出される。ここで、拡散層の深さＤを固定した場合、Ｐ＋拡散層１４ＡにおけるＸ軸方向の幅は、Ｎ＋拡散層１１５から流れるＥＳＤ電流の電流量に基づいた大きさに設定されることが好ましい。一方、Ｎ＋拡散層１１５から流れるＥＳＤ電流の電流量は、Ｐ＋拡散層１４Ａに対向するＮ＋拡散層１１５の領域の大きさに応じて決まる。従って、Ｐ＋拡散層１４ＡにおけるＸ軸方向の幅は、Ｎ＋拡散層１１５のＸ軸方向の幅に基づいた大きさに設定されることが好ましい。

図７は、入出力パッド１０１にＶＳＳ電源よりも低電位のマイナスの静電気が印加されたときに、Ｐ＋拡散層１４Ａに流れるＥＳＤ電流の第１の実施の形態における電流密度を示す概念図である。入出力パッド１０１に印加されたマイナスの静電気は、ＥＳＤ電流として、高電位電源ＶＤＤに接続されているＮ＋拡散層１１５から入出力パッド１０１に接続されているＰ＋拡散層１４Ａに向かって流れる。Ｐ＋拡散層１４Ａに流入するＥＳＤ電流は、Ｎ＋拡散層１１５に対向する領域（図７に示す幅Ｗ１の領域）を介して流れる。この際、幅Ｗ１の領域は、ＥＳＤ電流による素子破壊を防止する程度の大きさに設定されている。すなわち、幅Ｗ１は従来技術における幅Ｗ１０より大きく設定されているため、Ｐ＋拡散層１４Ａに対するＥＳＤ電流は拡散し、幅Ｗ１の領域におけるＥＳＤ電流の電流密度は従来技術に比べ小さくなる。このため、従来技術で問題となったマイナスの静電気が入出力パッド１０１に印加されたことに起因する過電流（ＥＳＤ電流）による素子破壊を防止することができる。

Ｐ＋拡散層１４Ａにおける幅Ｗ１は、Ｎ＋拡散層１１５のＸ軸方向における幅Ｗ２０に対する割合が従来よりも大きくなるように設定されることが好ましい。あるいは、幅Ｗ１は、Ｐ＋拡散層１１４ＢにおいてＮ＋拡散層１１５に対向する領域のＸ軸方向の幅Ｗ３よりも大きく設定されることが好ましい。このように構成された場合、Ｎ＋拡散層１１５からＰ＋拡散層１４Ａに流れる過電流（ＥＳＤ電流）は、幅Ｗ１の広い領域に分散されるため、Ｐ＋拡散層１４ＡのＥＳＤ耐量、すなわち、ＥＳＤ保護回路１１０のＥＳＤ耐量は大幅に改善する。

２．第２の実施の形態
図８及び図９を参照して、本発明によるＥＳＤ保護回路１１０の第２の実施の形態における構造を説明する。図８は、本発明によるＥＳＤ保護回路１１０の第２の実施の形態におけるレイアウト構造を示す平面図である。図９は、図８におけるＣ−Ｃ’断面図である。尚、図８では、ＶＤＤ配線１０２、入出力パッド１０１に接続するための配線、及びＶＳＳ配線１０３を省略している。

本実施の形態におけるＥＳＤ保護回路１１０は、Ｐ型基板１１１のＺ軸方向上方の表面領域に形成されるＮ型ウェル１１２、及びＮ型ウェル上に形成される素子分離領域１１３、Ｐ＋拡散層２４Ａ、２４Ｂ、Ｎ＋拡散層１５を備える。Ｎ＋拡散層１５はコンタクト１１６を介してＶＤＤ配線１０２に接続される。Ｐ＋拡散層２４Ａは、コンタクト１１７を介して入出力パッド１０１に接続される。Ｐ＋拡散層２４Ｂは、コンタクト１１８を介してＶＳＳ配線１０３に接続される。尚、コンタクト１１７とコンタクト１１８、あるいはコンタクト１１６とコンタクト１１７は、同一直線上に設けられるとは限らず、任意の位置に配置できる。

図８を参照して、Ｐ＋拡散層２４Ａと、Ｐ＋拡散層２４Ｂは、Ｘ軸方向に交互に配置される。Ｎ＋拡散層１５の一部は、Ｐ＋拡散層２４Ａと、Ｐ＋拡散層２４Ｂに対し、Ｙ軸方向に対向する位置に配置され、他の一部は、Ｐ＋拡散層２４Ａのみに対しＸ軸方向に対向する位置に配置される。例えば、Ｎ＋拡散層１５は、図８に示すように、Ｐ＋拡散層２４Ａと、Ｐ＋拡散層２４Ｂの周囲に環状に配置されることが好ましい。このように、本実施の形態におけるＰ＋拡散層２４ＡとＰ＋拡散層２４Ｂは、Ｘ軸方向に交互に配置され、その数の比は（ｎ＋１）：ｎとなる。

図９を参照して、第１の実施の形態と同様に、Ｐ＋拡散層２４Ａ、２４Ｂ、Ｎ＋拡散層１５のそれぞれの間には、フィールド酸化膜に例示される素子分離領域１１３が設けられる。

このような構成によって、Ｐ＋拡散層２４Ａをエミッタ（Ｅ）、Ｐ＋拡散層２４Ｂをコレクタ（Ｃ）、Ｎ＋拡散層１５をベース（Ｂ）とするＰＮＰバイポーラトランジスタ１２１が形成される。又、Ｐ＋拡散層２４ＡとＮ型ウェル１１２によって寄生ダイオード１２２が形成される。

図８を参照して、Ｐ＋拡散層２４Ａと、Ｐ＋拡散層２４Ｂは、それぞれ、Ｙ軸方向を長辺、Ｘ軸方向を短辺とする矩形形状であることが好ましい。この場合、Ｘ軸方向に対してＮ＋拡散層１５に対向するＰ＋拡散層２４Ａの領域の面積は、長辺と拡散層深さＤ（図９参照）との積であるため、Ｙ軸方向に対してＮ＋拡散層１５に対向する領域の面積より大きくなる。

図１０は、入出力パッド１０１にＶＳＳ電源よりも低電位のマイナスの静電気が印加されたときの、Ｐ＋拡散層１４Ａに流れるＥＳＤ電流の第２の実施の形態における電流密度を示す概念図である。入出力パッド１０１に印加されたマイナスの静電気は、ＥＳＤ電流として、高電位電源ＶＤＤに接続されているＮ＋拡散層１５から入出力パッド１０１に接続されているＰ＋拡散層２４Ａに向かって流れる。Ｐ＋拡散層２４Ａに流入するＥＳＤ電流は、Ｎ＋拡散層１５に対向する領域（図１０に示す幅Ｗ１０の領域、及び幅Ｗ２の領域）を介して流れる。本実施の形態では、Ｎ＋拡散層１５に対しＹ軸方向に対向する領域（幅Ｗ１０）のみならずＸ軸方向に対向する幅Ｗ２の領域にＥＳＤ電流が流入する。このため、Ｐ＋拡散層２４Ａに流入するＥＳＤ電流の経路は分散し、Ｐ＋拡散層２４Ａに対するＥＳＤ電流の電流密度は従来技術に比べ小さくなる。このため、従来技術で問題となったマイナスの静電気が入出力パッド１０１に印加されたことに起因する過電流（ＥＳＤ電流）による素子破壊を防止することができる。

又、本実施の形態では、Ｎ＋拡散層１５に対しＸ軸方向に対向する領域の幅Ｗ２は長辺であるため、効率良くＥＳＤ電流を拡散し、電流密度を小さくすることができる。このため、図１０に示すように、Ｐ＋拡散層２４Ａにおいて、Ｎ＋拡散層１５に対しＹ軸方向に対向する領域の幅を、従来技術と同じ幅Ｗ１０に維持しつつ、ＥＳＤ電流の電流密度を小さくすることができる。従って、本実施の形態におけるＥＳＤ保護回路１１０によれば、回路面積の増大を抑制しつつＥＳＤ耐量を改善することができる。

以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。ＰＮＰバイポーラトランジスタ１２１の構成は、第１の実施の形態と第２の実施の形態の構成を組み合せても良い。例えば、図１１に示すように、第２の実施の形態におけるＰＮＰバイポーラトランジスタ１２１において、Ｐ＋拡散層２４Ｂに挟まれたＰ＋拡散層２４Ａを、Ｘ軸方向の幅を広くしたＰ＋拡散層１４Ａに替えた構成でも良い。第２の実施の形態において、Ｐ＋拡散層２４Ｂに挟まれたＰ＋拡散層２４Ａに対するＮ＋拡散層１５からのＥＳＤ電流の経路は、Ｎ＋拡散層１５に対しＹ軸方向に対向する領域のみを介している。このため、Ｐ＋拡散層２４Ｂに挟まれたＰ＋拡散層２４ＡのＥＳＤ耐量は、従来技術と同等となってしまう。一方、Ｐ＋拡散層２４Ｂに挟まれたＰ＋拡散層を幅Ｗ１であるＰ＋拡散層１４Ａとすることで、ＥＳＤ電流の電流密度が減少するため、Ｐ＋拡散層２４Ｂに挟まれたＰ＋拡散層のＥＳＤ耐量も改善することができる。

又、上述の実施の形態では、ＰＮＰバイポーラトランジスタ１２１を備えるＥＳＤ保護回路１１０について説明したが、本発明は、エミッタ（Ｅ）が入出力パッド１０１に、ベース（Ｂ）がＶＳＳ配線１０３に、コレクタ（Ｃ）がＶＤＤ配線１０２に接続されるＮＰＮバイポーラトランジスタを備えるＥＳＤ保護回路にも適用できる。この場合、入出力パッドに接続するＮ＋拡散層の幅を広くすることで、入出力パッド１０１に印加される正電位電源ＶＤＤより高電位のプラスの静電気に起因するＥＳＤ電流による素子破壊を防止できる。

更に、本実施の形態では、ＥＳＤ電流の経路が流入する領域の面積を増大させるため、Ｎ＋拡散層に対向する領域の幅を増大させたが、拡散層深さＤを深くすることで、ＥＳＤ電流の電流密度を低減し、ＥＳＤ耐量を向上させても良い。

図１は、ＥＳＤ保護回路を有する半導体装置の等価回路の一例を示す回路図である。 図２は、従来技術によるＥＳＤ保護回路のレイアウトの一例を示す平面図である。 図３は、従来技術によるＥＳＤ保護回路の構造を示す断面図である。 図４は、従来技術によるＥＳＤ保護回路において、入出力パッドにマイナスの静電気が印加されたときに、Ｐ＋拡散層に流れるＥＳＤ電流の電流密度を示す概念図である。 図５は、本発明によるＥＳＤ保護回路の第１の実施の形態におけるレイアウト構造を示す平面図である。 図６は、本発明によるＥＳＤ保護回路の第１の実施の形態における構造を示す断面図である。 図７は、入出力パッドにマイナスの静電気が印加されたときに、Ｐ＋拡散層に流れるＥＳＤ電流の第１の実施の形態における電流密度を示す概念図である。 図８は、本発明によるＥＳＤ保護回路の第２の実施の形態におけるレイアウト構造を示す平面図である。 図９は、本発明によるＥＳＤ保護回路の第２の実施の形態における構造を示す断面図である。 図１０は、入出力パッドにマイナスの静電気が印加されたときに、Ｐ＋拡散層に流れるＥＳＤ電流の第２の実施の形態における電流密度を示す概念図である。 図１１は、本発明によるＥＳＤ保護回路のレイアウト構造の変形例を示す平面図である。

符号の説明

１０１：入出力パッド
１０２：ＶＤＤ配線
１０３：ＶＳＳ配線
１１０：ＥＳＤ保護回路
１２０：電源保護回路
１３０：内部回路
１２１：ＰＭＰバイポーラトランジスタ
１２２：寄生ダイオード
１１１：Ｐ型基板
１１２：Ｎ型ウェル
１１３：素子分離領域
１４Ａ、２４Ａ、２４Ｂ、１１４Ａ、１１４Ｂ：Ｐ＋拡散層
１５、１１５：Ｎ＋拡散層
１１６、１１７、１１８：コンタクト

Claims (7)

1. 第１電源に接続され、ベースとして機能する第１導電型の第１拡散層と、
   第２電源に接続され、コレクタとして機能する第２導電型の第２拡散層と、
   入出力パッドに接続され、エミッタとして機能する第２導電型の第３拡散層と、
   によって形成されるバイポーラトランジスタを具備し、
   前記第２拡散層と前記第３拡散層は、素子分離領域を介して第１方向に隣接し、
   前記第２拡散層と前記第３拡散層のそれぞれと前記第１拡散層は、素子分離領域を介して前記第１方向に垂直な第２方向に隣接し、
   前記第３拡散層において、前記第１拡散層に対して前記第２方向に対向する第１領域の面積は、前記第２拡散層において、前記第１拡散層に対して前記第２方向に対向する第２領域の面積より大きい
   ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護回路。
2. 請求項１に記載のＥＳＤ保護回路において、
   前記第１拡散層から前記第３拡散層に流れる電流は、前記第１領域を介して流れる
   ＥＳＤ保護回路。
3. 請求項１に記載のＥＳＤ保護回路において、
   前記第２拡散層と前記第３拡散層は交互に配置され、
   前記第１拡散層の少なくとも一部は、前記第１領域及び前記第２領域に対向する位置に配置される
   ＥＳＤ保護回路。
4. 請求項３に記載のＥＳＤ保護回路において、
   前記第２拡散層と前記第３拡散層の形状は、それぞれ短辺及び長辺を有する矩形であり、前記第２拡散層と前記第３拡散層は、それぞれの前記長辺同士が隣接するように配置され、
   前記第１拡散層の少なくとも一部は、前記第２拡散層の短辺及び前記第３拡散層の短辺に対向する位置に配置される
   ＥＳＤ保護回路。
5. 請求項３に記載のＥＳＤ保護回路において、
   前記第２拡散層と前記第３拡散層の形状は、それぞれ短辺及び長辺を有する矩形であり、前記第２拡散層と前記第３拡散層は、それぞれの前記長辺同士が隣接するように配置され、
   前記第１拡散層の少なくとも一部は、前記第３拡散層の長辺に対向する位置に配置される
   ＥＳＤ保護回路。
6. 請求項３から５のいずれか１項に記載のＥＳＤ保護回路において、
   前記第１拡散層は、前記第２拡散層及び前記第３拡散層の周囲に配置される
   ＥＳＤ保護回路。
7. 請求項１から６のいずれか１項に記載のＥＳＤ保護回路と、
   前記第１電源、前記第２電源、及び前記入出力パッドに接続された内部回路と、
   を具備する
   半導体装置。

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