[go: up one dir, main page]

TW484172B - Metal bump - Google Patents

Metal bump Download PDF

Info

Publication number
TW484172B
TW484172B TW090103389A TW90103389A TW484172B TW 484172 B TW484172 B TW 484172B TW 090103389 A TW090103389 A TW 090103389A TW 90103389 A TW90103389 A TW 90103389A TW 484172 B TW484172 B TW 484172B
Authority
TW
Taiwan
Prior art keywords
metal
bump
bumps
metal bump
side wall
Prior art date
Application number
TW090103389A
Other languages
English (en)
Inventor
Yi-Ming Liou
Jin-Cheng Yang
Hung-Shiang Chen
Original Assignee
Au Optronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Au Optronics Corp filed Critical Au Optronics Corp
Priority to TW090103389A priority Critical patent/TW484172B/zh
Priority to US09/859,573 priority patent/US6608382B2/en
Priority to JP2001334191A priority patent/JP2002252249A/ja
Application granted granted Critical
Publication of TW484172B publication Critical patent/TW484172B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/321—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives
    • H05K3/323—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives by applying an anisotropic conductive adhesive layer over an array of pads

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Description

484172 五、發明說明（” "一"'一" 本發明係有關於一種金屬凸塊，特別有關於一種最佳
^JTL °又4之金屬凸塊，可以增加上、下排之金屬凸塊對角端 點之距離。 、 將晶片裝配在玻璃上（chip on glass，COG)是一種電 連，積體電路（integrated circuit，1C)的先進技術，具 有里輪、型小、成本低、耗電少等優點，已經被採用於各 種顯示面板的製作上。 對於液晶顯示器（1 iqUid crystal display, LCD)組 2而a ’驅動I C與玻璃基板之間的電連結性會影響其品 貝與可靠度。目前最廣泛用來將晶片黏貼至LCD玻璃基板 的材料為異向性導電薄膜（anisotropic conductive fyllm’ ACF)，是由厚度為15-35/zm的絕緣黏性薄膜以及直 I為3 -1 5 # m的導電粒子所構成，其中絕緣黏性薄膜可為 熱^型材料、熱固型材料、或是熱塑型材料與熱固型材料 之此合’導電粒子可為碳纖維、金屬（鎳、銲錫）或是塗佈 N1 /Au金屬之塑膠球，而導電粒子的分布均勻性會影響到 異向性導電薄膜的電連結品質與可靠度。目前大多採用一 種雙層結構的異向性導電薄膜，其中一層薄膜包含有直徑 3 # m的導電粒子，另一層薄膜中則沒有導電粒子，係利
用^r電粒子直接產生電連接效果。不過’當兩相鄰金屬凸 塊之間的導電粒子過於擁擠時，導電粒子很容易橫向連結 兩金屬凸塊，進而發生短路的現象。 Q 請參考第1A圖至第1C圖，第丨A圖至第丨c圖係顯示習知 將晶片14與玻璃基板1〇連結之方法的示意圖。習知Lcd組
484172 五、發明說明（2) 件之玻璃基 film trans 個用來放置 複數個連接 設有複數個 凸塊1 8係分 1 2相對應。 1A圖所示， 膜20，使其 下放置於玻 對準每一個 異向性導電 晶片1 4钻著 異向性導電 頂部與連接 樑，如第1 C 但是， 多，而且製 金屬凸塊18 生短路的現 塊1 8之佈局 為了符合高 要求，會將 凸塊1 8的端 體（t h i η )，以及一 ，其上設有 片1 4表面上 複數個金屬 一個連接塾 方法，如第 向性導電薄 片1 4表面朝 金屬凸塊1 8 所示，藉由 力，可以將 處理製程將 金屬凸塊1 6 為電連接橋 電粒子2 2很 形’因此兩 向連結而發 習知金屬凸 局設計上， 發生短路的 一排之金屬 一金屬凸塊 板1 0包含有一個用來放置薄膜電晶 is tor, TFT)之陣列的區域（未顯示 資料1C晶片或是掃描1C晶片的區域 塾12。而資料1C晶片或是掃描ic晶 金屬墊1 6以及複數個金屬凸塊丨8， 別形成於每一個金屬墊16上且與每 習知將晶片1 4與玻璃基板1 〇連結之 係先於玻璃基板1 0表面上黏貼—異 覆蓋住連接塾1 2表面。然後，將曰 璃基板10之預定位置上，並使每一 預定位置上的金屬墊12。如第ΐβ圖 薄膜2 0的粘著性以及向下施加的壓 在玻璃基板10上，後續可再進行熱 薄膜2 0固化。如此一來，被壓失在 墊1 2表面的導電粒子2 2可以用來作 圖所示。 存在於相鄰之金屬凸塊18之間的導 私上無法控制導電粒子2 2的分佈情 之間的導電粒子22很有可能呈現橫 象。請參考第2Α圖，第2Α圖係顯示 的上視圖。一般的金屬凸塊18的佈 輸出端點以及避免金屬凸塊1 8之間 金屬凸塊1 8排列成上、下兩排，每 面會切齊，而且位於上排之第一、 〇664-5741TW.ptd
第5頁 484172
181、182會，位於下排之第三金屬凸塊183交錯，使得相 鄰之第一、第二、第三金屬凸塊181、182、183的中心處 構成一三角形。其中，同一排之金屬凸塊丨8之間的橫向距 離^等於金屬凸塊1 8之橫向寬度％，上、下排之金屬凸塊 1 8之直向距離L小於橫向距離％。然而，習知金屬凸塊工8 是製作成正方形柱或是矩形柱，因此位於上排之第一金屬 凸塊181端點A與位於下排之第三金屬凸塊183之端點B之距 離最短，導電粒子很容易在端點A、b之間呈現橫向連結， 而導致第一金屬凸塊181與第三金屬凸塊183之間發生&路 的現象。同樣的情形也很容易發生在第二金屬凸塊丨82之 端點C與第三金屬凸塊183端點D之間。 此外，當將晶片1 4貼合在玻璃基板丨〇上時，若 凸塊18對準連接墊12產生誤差，也很容易發生短路的問 題。請參考第2B圖，第2B圖係顯示習知金屬凸塊18與 墊12之上視圖。一般而言，依據金屬凸塊18的形狀， 基板10上的連接墊12的表面形狀會設計成正方形或矩彤， 而且表面面積會略大於金屬凸塊18的頂面面積。如此二 ^ 第-金屬凸塊181下方之第一連接墊121以及位於 二金屬凸塊183下方之第三連接墊123之間的最短距、 範圍内，即成為COG技術之對準誤差的容忍度限制。告曰 :14貼合產生對準誤差時，第三連接墊123的 。 二士：：可能電連接區域’會使第一金屬凸塊181之：點A ^谷易接觸到第三連接墊123而產生短路；相同地， 、接墊121的右下角區域也很容易被第三金屬凸塊⑻之端
484172 五、發明說明（4) 接觸到第一連接墊121。同樣的情形也會發生在在第二 金屬f塊182端點C與第三金屬凸塊183端點D之間。 拓# t上^可知，習知將金屬凸塊1 8製作成正方形柱或是 丄 短上、下排之金屬凸塊18對角端點之距離， 對‘二凸ί18之間產生短路，也會使⑽技術之 皙斑^ 土疮谷忍度受到限制，這會大幅降低1^!)產品的品 賀興可罪度。 以i ^ ^ ^ ^ ’本發明則提出一種圓柱形之金屬凸塊，可 、;站屬凸塊之表面接觸面積的條件下，有效地增加 ^玫招、之金屬凸塊對角端點之距離，以改善習知產生之 ,. 而且此藉由正二角形的排列方式來增加金屬凸 兔 卜列密集度，以有效縮短晶片的尺寸。 本發明另提出一種多邊柱形之金屬凸塊，係使上排之 ,屬凸塊之平邊侧壁與下排之金屬凸塊之平邊侧壁相鄰， 可以在維持金屬凸塊之表面接觸面積的條件下，有效地增 加上、下排之金屬凸塊對角端點之距離，進而解決習知直 角端點所產生的短路現象。 ▲ 為讓本發明之上述目的、特徵、和優點能更明顯易
If下文特舉較佳實施例，並配合所附圖式，作詳細說明 如下： 圖式簡單說明 第1 A圖至第1 c圖係顯示習知將晶片與玻璃基板連結之 方法的示意圖。 第2 A圖係顯示習知金屬凸塊之佈局的上視圖。
第7頁 484172 五、發明說明（5) 第2 B圖係顯示習知金屬凸塊與相對應之金屬墊的上視 圖。 第3 A至3 E圖’其顯示本發明之第一實施例之金屬凸塊 之上視圖。 第4 A至4 E圖’其顯示本發明之第二實施例之金屬凸塊 之上視圖。 [符號說明] 金屬凸塊〜30、50 第一金屬凸塊〜301、501 第二金屬凸塊〜302、502 第三金屬凸塊〜303、503 圓弧形側壁〜3 2、3 4、3 6、3 8 連接墊〜401、402、403 平邊侧壁〜5 2、5 4、5 6、5 8 實施例 本發明提出一種金屬凸塊，是設置於一晶片之金屬墊 上，可以運用COG技術以及異向性導電薄膜的黏著性，將 晶片貼合於一玻璃基板之連接墊上，並利用異向性導電薄 膜中的導電粒子作為電連接金屬凸塊以及連接墊的橋樑， 了以使曰a片與玻璃基板之間產生電連接。為了防止習知方 形柱或矩形柱之金屬凸塊所產生的短路現象，本發明提供 ΐ屬：塊之最佳化設計’係將習知金屬凸塊之直角端點鈍 化以製作成圓弧狀側壁或是平邊侧壁，可以在維持金屬凸 塊之表面接觸面積的條件下，也就是能維持金屬凸塊之低
〇664-5741TW.ptd 第8頁 484172 五、發明說明（6) V電阻抗，有效地增加上、下排之金屬凸塊對角端點之距 離。此外，將上、下排最相鄰之三個金屬凸塊之中心處排 列成正三角形，可以增加金屬凸塊之排列密集度而有效縮 短晶片的尺寸，進而提高COG技術的良率。以下特舉數種 金屬凸塊之形狀設計，詳細說明本發明之最佳實施例。 第—實施例 第 形 請參閱第3A至3E圖，其顯示本發明之第一實施例之金 屬凸塊30之上視圖。本發明第一實施例提供複數個金屬凸 塊30，其包含有一第一金屬凸塊3〇ι，其具有至少一圓弧 幵少侧壁3 2 ’ 一第二金屬凸塊3 0 2 ’其具有至少一圓弧形侧 壁34，以及一第三金屬凸塊3〇3，其具有至少一第一圓弧 开(侧壁3 6以及至少一第二圓弧形側壁3 8。金屬凸塊3 〇排列 成上、下兩排，每一排之金屬凸塊30的端面會切齊，同一 排之金屬凸塊30之間的橫向距離Wi等於金屬凸塊之橫向寬 度'，上、下排之金屬凸塊3〇之間直向距離[小於橫向距 離1，而且位於下排之第三金屬凸塊3〇3會與位於上排之 、二金屬凸塊301、302交錯，因此相鄰之第一、第 第二金屬凸塊3 01、302、303的中心處構成一三角 一入Ϊ中，第三金屬凸塊303之第一圓弧形侧壁36^與第 :金”塊3〇1之圓弧形侧壁32相鄰，第三金屬凸塊3〇3之 第囫孤形侧壁38係與第二金屬凸塊3Q2之圓弧形侧壁μ 的條二此；=塊^ 第 金屬凸塊301、302、303可
484172 五、發明說明（7) 以設計成各種圓柱形狀，如··第3 A圖所示之不規則輪廓、 第3B圖所示之橢圓形輪麻、第此圖所示之圓形輪廓。如此 一來’可以增加第一圓弧形側壁3 6與第一金屬凸塊3 0 1之 圓弧形側壁32之間的最小間距匕，以'避免異向性導電薄膜 之導電粒子此處呈現橫向連結而導致第一、第三金屬凸塊 301、303之間發生短路的現象。同樣的效果也會產生在第 一、第三金屬凸塊302、30 3之間。 另外，請參考第3D圖，其顯示第3C圖所示之金屬凸塊 3〇與相對應之連接墊4〇之上視圖，依據金屬凸塊3〇的圓弧 升'側壁设计’玻璃基板上的連接墊4 〇的表面形狀也會設計 成圓狐形。如此一來，位於第一金屬凸塊3〇1下方之第一 連接塾4 01以及位於第三金屬凸塊3〇3下方之第三連接墊 =3之間的最短距離匕範圍内，第三金屬凸塊之圓邊與 連接墊40 1之圓邊的可能接觸的面積僅只是一個點， 在即使晶片貼合時產生對準誤差，也不容易使第三金 coJ鬼=第一連接墊401而產生短路，這對於提高 也會產生在第差Λ容忍度有很大的幫助。同樣的效果 在第一、第三金屬凸塊30 2、303之間。 塊外’針對第3C圖所示之圓柱形金屬凸 形金屬凸塊30:;為ΪΓ就製程上而言，圓枝 之製作品質。^作=車父為間易，可以提高金屬凸塊30 I材料性質而言，習知以金（Au)製β 的問角端點處會產生非等向性變異 文以圓柱形設計可以有效改善這個問 0664-5741TW.ptd 第10頁 ^4172 &、發明說明（8) ^。再者，如第3E圖所示，本發明第一實施例可以進一步 声慮將第一、第二、第三金屬凸塊3 〇 i、3 〇 2、3 〇 3的中心 、〇2、〇3排列成一正三角形，便能夠使相鄰之金屬凸 拇3 〇之間的水平方向與垂直方向的間距縮至最短，有助於 二加晶片上之金屬凸塊3〇的排列密集度。如此一來，晶片 =長度可以隨著金屬凸塊3〇之佈局面積縮小而縮短，不但 高COG技術的良率，而且可以增加一片晶圓（wafer)上 戶斤製作之晶片數量。 弟一^實施例 請參閱第乜至4£圖，其顯示本發明之第二實施例之金 f凸塊50之上視圖。本發明之第二實施例提供複數個金屬 凸塊50，其包含有一第一金屬凸塊5〇1，其具有至少一平 邊側壁52，一第二金屬凸塊502，其具有至少一平邊侧壁 54，以及一第三金屬凸塊5〇3，其具有至少一第一平邊側 壁56以及一第二平邊形側壁58。金屬凸塊5〇排列成上、下 兩排，每一排之金屬凸塊50的端面會切齊，同一排之金 凸塊50之間的橫向距離％等於金屬凸塊5〇之橫向寬度w ， 上、下排之金屬凸塊50之間直向距離L小於橫、向距離^2，’ 而且位於下排之第三金屬凸塊503會與位於上排之第丄、 二金屬凸塊501、502交錯，因此相鄰之第一、第—、 金屬凸塊501、502、503的中心處構成一三角形。一其'中，二 第三金屬凸塊503之第一平邊侧壁56係與第一金屬/凸塊5〇1 之平邊側壁52相鄰’第三金屬凸塊503之第二平邊側壁^ 係與第二金屬凸塊5 0 2之平邊側壁5 4相鄰。
0664-5741TW.ptd ^«4172 $、發明說明（9) 依據此種設計 的條件下，第一、 以設計成各種多邊 形輪廓、第4B圖所 輪廓、第4D圖所示 形輪廓。如此一來 第二平邊側壁56、 P3 ’以避免異向性 結而導致短路現象 金屬凸塊50下方之 加，可以大幅降低 術之對準誤差的容 雖然本發明已 以限定本發明，任 神和範圍内，當可 護範圍當視後附之 規則’且能維持金屬凸塊5〇之表面面積 第二、第三金屬凸塊5〇1、5〇2、5〇3可 形柱狀’如：第4 A圖所示之不規則多邊 不之菱形輪廓、第4C圖所示之正五邊形 之正六邊形輪廓、第4E圖所示之正八邊 ’可以增加第三金屬凸塊5 〇 3之第一、 58與平邊側壁52、54之間的最小間距 導電薄膜之導電粒子在此處呈現橫向連 。此外’隨著最小間距己的增加，位於 連接塾（未顯示）之間的最短距離也會增 電連接的接觸面積，這對於提高c〇G技 忍度有很大的幫助。 以;7較佳實施例揭露如上，然其並非用 何熟t此技藝者，在不脫離本發明之精 作些許之更動與潤飾，因此本發明之保 申請專利範圍所界定者為準。

Claims (1)

  1. 六、申請專利範圍 1 · 一種用來連接 凸塊，該複數個金屬 至少一第一金屬 至少一第二金屬 以及 至少一第三金屬 壁以及一第二圓弧形 其中該第一金屬 心處以及該第三金屬 第三金屬凸塊之第一 弧形侧壁 第二金屬 2.如 中，每一 3 ·如 中，該第 以及該第 4. 如 中，該非 面上設有 5. 如 中，每一 墊之間。 6. 如 相鄰，該第 凸塊之圓弧 申晴專利範 金屬凸塊係 申請專利範 一金屬凸塊 三金屬凸塊 申請專利範 導體基板表 複數個與該 申請專利範 金屬凸塊係 非導體基板與一晶片之複數個金屬 凸塊包含有： 凸塊’其包含有至少一圓弧形側壁； 凸塊’其包含有至少一圓弧形側壁； 凸塊，其包含有至少一第一圓弧形側 側壁； 凸塊之中心處、該第二金屬凸塊之中 凸塊之中心處係呈三角形排列，且該 圓弧形側壁係與該第一金屬凸塊之圓 二金屬凸塊之第二圓弧形側壁係與該 形側壁相鄰。 圍第1項所述之複數個金屬凸塊，其 為一圓柱形凸塊。 圍第2項所述之複數個金屬凸塊，其 之中心處、該第二金屬凸塊之中心處 之中心處係呈正三角形排列。 圍第1項所述之複數個金屬凸塊，其 面上設有複數個連接墊，且該晶片表 複數個連接墊相對應之金屬墊。 圍第4項所述之複數個金屬凸塊，其 設置於該金屬墊以及相對應之該連接 申請專利範圍第1項所述之複數個金屬凸塊，其
    0664-5741TW.ptd 第13頁 484172 六、申請專利範圍 中，該非導體基板與該晶片之間設有一異方性導電薄膜 (anisotropic conductive film, ACF)，係填滿相鄰之金 屬凸塊之間的空隙。 7. —種用來連接一非導體基板與一晶片之複數個金屬 凸塊，該複數個金屬凸塊包含有： 至少一第一金屬凸塊，其包含有至少一平邊側壁； 至少一第二金屬凸塊，其包含有至少一平邊側壁；以 及 至少一第三金屬凸塊，其包含有至少一第一平邊側壁 以及一第二平邊形側壁； 其中該第一金屬凸塊之中心處、該第二金屬凸塊之中 心處以及該第三金屬凸塊之中心處係呈三角形排列，且該 第三金屬凸塊之第一平邊側壁係與該第一金屬凸塊之平邊 側壁相鄰，該第三金屬凸塊之第二平邊側壁係與該第二金 屬凸塊之平邊側壁相鄰。 8. 如申請專利範圍第7項所述之複數個金屬凸塊，其 中，每一金屬凸塊係為一多邊形凸塊。 9. 如申請專利範圍第8項所述之複數個金屬凸塊，其 中，每一金屬凸塊係為一五邊形凸塊。 1 0.如申請專利範圍第8項所述之複數個金屬凸塊，其 中，每一金屬凸塊係為一六邊形凸塊。 11.如申請專利範圍第8項所述之複數個金屬凸塊，其 中，每一金屬凸塊係為一八邊形凸塊。 1 2.如申請專利範圍第7項所述之複數個金屬凸塊，其
    0664-5741TW.ptd 第14頁 484172 六、申請專利範圍 中，該非導體基板表面上設有複數個連接墊，且該晶片表 面上設有複數個與該複數個連接墊相對應之金屬墊。 1 3 ·如申請專利範圍第1 2項所述之複數個金屬凸塊， 其中，每一金屬凸塊係設置於該金屬墊以及相對應之該連 接塾之間。 1 4 ·如申請專利範圍第7項所述之複數個金屬凸塊，其 中，該非導體基板與該晶片之間設有一異方性導電薄膜 (anisotropic conductive fiim，aCF)，係填滿相鄰之金 屬凸塊之間的空隙。
    0664-5741TW.ptd 第15頁
TW090103389A 2001-02-15 2001-02-15 Metal bump TW484172B (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW090103389A TW484172B (en) 2001-02-15 2001-02-15 Metal bump
US09/859,573 US6608382B2 (en) 2001-02-15 2001-05-17 Metal bump
JP2001334191A JP2002252249A (ja) 2001-02-15 2001-10-31 金属バンプ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW090103389A TW484172B (en) 2001-02-15 2001-02-15 Metal bump

Publications (1)

Publication Number Publication Date
TW484172B true TW484172B (en) 2002-04-21

Family

ID=21677347

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090103389A TW484172B (en) 2001-02-15 2001-02-15 Metal bump

Country Status (3)

Country Link
US (1) US6608382B2 (zh)
JP (1) JP2002252249A (zh)
TW (1) TW484172B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI567902B (zh) * 2013-06-14 2017-01-21 日月光半導體製造股份有限公司 具定位組之基板組

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6577002B1 (en) * 2001-11-29 2003-06-10 Sun Microsystems, Inc. 180 degree bump placement layout for an integrated circuit power grid
JP2003258154A (ja) * 2002-03-05 2003-09-12 Fujitsu Ltd 半導体素子の実装構造
US6762495B1 (en) * 2003-01-30 2004-07-13 Qualcomm Incorporated Area array package with non-electrically connected solder balls
US20050104180A1 (en) * 2003-11-14 2005-05-19 Vassoudevane Lebonheur Electronic device with reduced entrapment of material between die and substrate electrical connections
TWI262347B (en) * 2004-08-02 2006-09-21 Hannstar Display Corp Electrical conducting structure and liquid crystal display device comprising the same
WO2008099321A1 (en) * 2007-02-14 2008-08-21 Nxp B.V. Dual or multiple row package
JP2007150370A (ja) * 2007-03-15 2007-06-14 Seiko Epson Corp 半導体モジュール、電子デバイス、電子機器および半導体モジュールの製造方法
US9721872B1 (en) 2011-02-18 2017-08-01 Amkor Technology, Inc. Methods and structures for increasing the allowable die size in TMV packages
US9799592B2 (en) 2013-11-19 2017-10-24 Amkor Technology, Inc. Semicondutor device with through-silicon via-less deep wells
KR101366461B1 (ko) 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
KR101607981B1 (ko) 2013-11-04 2016-03-31 앰코 테크놀로지 코리아 주식회사 반도체 패키지용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지
KR20150080825A (ko) 2014-01-02 2015-07-10 삼성디스플레이 주식회사 표시 패널, 이를 포함하는 표시 장치 및 이의 제조 방법
CN105116578A (zh) * 2015-09-06 2015-12-02 深圳市华星光电技术有限公司 驱动器芯片结构及液晶显示装置
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US10791627B1 (en) * 2020-02-24 2020-09-29 Panasonic Intellectual Property Management Co., Ltd. Pad and printed board
WO2024101089A1 (ja) * 2022-11-07 2024-05-16 ローム株式会社 半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3716907A (en) * 1970-11-20 1973-02-20 Harris Intertype Corp Method of fabrication of semiconductor device package
US4512758A (en) * 1984-04-30 1985-04-23 Beckman Instruments, Inc. Thermoelectric temperature control assembly for centrifuges
CA2059020C (en) * 1991-01-09 1998-08-18 Kohji Kimbara Polyimide multilayer wiring board and method of producing same
US5329423A (en) * 1993-04-13 1994-07-12 Scholz Kenneth D Compressive bump-and-socket interconnection scheme for integrated circuits
JPH07226424A (ja) * 1994-02-10 1995-08-22 Toray Ind Inc 金バンプ付きインナーリードおよびその製造方法ならびに半導体素子
JPH0870081A (ja) * 1994-08-29 1996-03-12 Nippondenso Co Ltd Ｉｃパッケージおよびその製造方法
JPH1012664A (ja) * 1996-06-19 1998-01-16 Casio Comput Co Ltd 電子部品の接合構造
JPH10107083A (ja) * 1996-10-03 1998-04-24 Fujitsu Ltd 電気回路素子及びその実装体構造
JPH10199927A (ja) * 1996-12-27 1998-07-31 Texas Instr Japan Ltd 異方性導電膜付回路基体及び回路チップ並びにその製法
JPH10199930A (ja) * 1996-12-28 1998-07-31 Casio Comput Co Ltd 電子部品の接続構造および接続方法
JPH10270624A (ja) * 1997-03-27 1998-10-09 Toshiba Corp チップサイズパッケージ及びその製造方法
JPH11340276A (ja) * 1998-05-28 1999-12-10 Furukawa Electric Co Ltd:The 半導体装置の製造方法
US6100112A (en) * 1998-05-28 2000-08-08 The Furukawa Electric Co., Ltd. Method of manufacturing a tape carrier with bump
JP2000208665A (ja) * 1999-01-13 2000-07-28 Pfu Ltd 小型半導体装置および小型半導体装置の実装構造
US6208027B1 (en) * 1999-03-10 2001-03-27 Advanced Micro Devices, Inc. Temporary interconnect for semiconductor devices
JP3498634B2 (ja) * 1999-05-31 2004-02-16 関西日本電気株式会社 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI567902B (zh) * 2013-06-14 2017-01-21 日月光半導體製造股份有限公司 具定位組之基板組

Also Published As

Publication number Publication date
JP2002252249A (ja) 2002-09-06
US20020109227A1 (en) 2002-08-15
US6608382B2 (en) 2003-08-19

Similar Documents

Publication Publication Date Title
TW484172B (en) Metal bump
TWI429339B (zh) 電路板用之基材、電路板以及電路板的製造方法
US20180047691A1 (en) Semiconductor device and manufacturing method thereof
CN107204346B (zh) 阵列基板、显示面板及显示装置
US10971465B2 (en) Driving chip, display substrate, display device and method for manufacturing display device
US20120292761A1 (en) Bonding pad structure and integrated circuit comprising a plurality of bonding pad structures
TW201340813A (zh) 含異向性導電層之微電子裝置及其製造方法
US9607960B1 (en) Bonding structure and flexible device
WO2022032718A1 (zh) 一种显示面板及显示装置
CN218333840U (zh) Led基板、显示面板及显示装置
TW201405590A (zh) 異方性導電膜
JP2006287091A (ja) 半導体装置およびその製造方法
US20130292819A1 (en) Chip-on-film device
US11056435B2 (en) Semiconductor package with chamfered pads
CN217847935U (zh) 半导体装置的电性连接垫结构及覆晶芯片
CN107621710B (zh) 驱动芯片、显示基板、显示装置及显示装置的制作方法
TWI730819B (zh) 電子裝置
TWI483402B (zh) 一種接觸電路
TWI784661B (zh) 軟性電路板之佈線結構
JPH10107083A (ja) 電気回路素子及びその実装体構造
TWI399841B (zh) 具導線架之封裝結構及該導線架
CN101820721A (zh) 电路板用的基材、电路板以及电路板的制造方法
JP2004014778A (ja) 半導体装置およびその製造方法
CN113823637B (zh) 电子装置
CN102184909A (zh) 一种适用于连接芯片接脚结构

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MK4A Expiration of patent term of an invention patent