JPH1012664A

JPH1012664A - 電子部品の接合構造

Info

Publication number: JPH1012664A
Application number: JP8177199A
Authority: JP
Inventors: Toshiki Kusaka; 俊樹日下; Osamu Igawa; 治井川
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1996-06-19
Filing date: 1996-06-19
Publication date: 1998-01-16

Abstract

(57)【要約】【課題】半導体チップをサブ回路基板を介してメイン
回路基板上に実装するものにおいて、サブ回路基板の配
線の引き回しが困難とならないようにし、またサブ回路
基板のサイズを小さくする。【解決手段】半導体チップ２１の搭載されたＴＡＢ基
板３１の外側接続電極３４は、半田５１を介してサブ回
路基板４１の第１の接続電極４４に接合されている。こ
の場合、第１の接続電極４４は、サブ回路基板４１の上
面において、第２の接続電極４７の配列形成された中央
部と第２の接続電極４６の配列形成された周辺部との間
の中間部に配列形成されている。したがって、第１の接
続電極４４と第２の接続電極４６、４５との間を導通す
るための引き回し線４８、４７は中央部側へと周辺部側
へとに分けられ、これにより配線の引き回しが困難とな
らないようにすることができる。また、サブ回路基板４
１のサイズを小さくすることもできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は電子部品の接合構
造に関し、特に、半導体チップをサブ回路基板上に搭載
してなる電子部品の接合構造に関する。

【０００２】

【従来の技術】ＬＳＩ等からなる半導体チップの実装技
術には、半導体チップを回路基板（メイン回路基板）上
に直接実装するのではなく、サブ回路基板を介して実装
する方法がある。その１つの方法として、ＴＡＢ(tape
automated bonding)技術を利用したものがある。図５
（Ａ）は従来のこのような電子部品の接合構造（半導体
チップをサブ回路基板上に搭載してなるもの）の底面図
を示し、（Ｂ）はそのＢ−Ｂ線に沿う断面図を示したも
のである。ＴＡＢ基板からなるサブ回路基板１の中央部
にはデバイスホール２が形成されている。デバイスホー
ル２の周囲におけるサブ回路基板１の下面には複数の第
１の接続電極３がデバイスホール２内に突出して形成さ
れている。サブ回路基板１の下面周辺部には複数の第２
の接続電極４が２列に配列して形成されている。サブ回
路基板１の下面には、図５（Ａ）において一点鎖線で示
すように、両接続電極３、４間を導通するための複数の
引き回し線５が形成されている。第２の接続電極４の中
央部を除くサブ回路基板１の下面にはソルダーレジスト
膜６が形成されている。したがって、第２の接続電極４
の中央部は、ソルダーレジスト膜６に形成された開口部
７を介して露出されている。この第２の接続電極４の開
口部７を介して露出された露出面下には半田バンプ８が
設けられている。そして、半導体チップ９は、デバイス
ホール２内に配置され、その下面周辺部に設けられたバ
ンプ１０が第１の接続電極３に接合されていることによ
り、サブ回路基板１上に搭載されている。なお、デバイ
スホール２の部分は樹脂封止材１１によって封止されて
いる。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
このような電子部品の接合構造では、サブ回路基板１の
中央部にデバイスホール２が形成されているので、この
デバイスホール２の部分に半田バンプ８を設けることが
できず、このため半田バンプ８の配置位置がサブ回路基
板１の下面周辺部に限定され、ひいてはサブ回路基板１
のサイズが大きくなるという問題があった。なお、ＣＳ
Ｐ(chip size package)と呼ばれるものでは、セラミッ
ク積層板からなるサブ回路基板の下面全体に複数の半田
バンプを格子状に設けることにより、サブ回路基板のサ
イズが半導体チップのサイズとほぼ同じ大きさとなるよ
うにしている。しかしながら、このようなものでは、サ
ブ回路基板の下面全体に複数の半田バンプを密集させて
格子状に設ける関係から、サブ回路基板を１枚の基板に
よって形成すると、配線の引き回しが不可能となり、こ
のためサブ回路基板をセラミック積層板によって形成し
ているが、セラミック積層板が高価であるという別の問
題がある。また、図５に示す従来例では、図示の都合
上、サブ回路基板１の下面周辺部に複数の第２の接続電
極４を２列に配列して形成した場合について説明した
が、例えば３列あるいはそれ以上に配列して形成するこ
とが考えられる。このような場合には、サブ回路基板１
のサイズに制限があると、第２の接続電極４の配列ピッ
チを小さくし、かつ引き回し線５を細くするとともにそ
のピッチを小さくすることとなるが、半導体チップ９か
ら離れるほど配線の引き回しが困難になるという問題が
あった。さらに、半導体チップ９の搭載されたサブ回路
基板１をその半田バンプ８を介して図示しないメイン回
路基板上に搭載した状態では、半田バンプ８による接合
部を見ることができない。このため、半導体チップ９が
搭載されたサブ回路基板１をメイン回路基板上に搭載し
た後にメイン回路基板に対して電気的検査を行った際、
不良と判定された場合、半導体チップ９の搭載されたサ
ブ回路基板１が不良であるのか、半田バンプ８による接
合部の接合が不良であるのか、解明することができず、
リペアが面倒になるという問題があった。この発明の課
題は、サブ回路基板のサイズを小さくし、また配線の引
き回しが困難とならないようにすることである。この発
明の他の課題は、メイン回路基板上に搭載した後にメイ
ン回路基板に対して電気的検査を行った際、不良と判定
された場合、その原因を容易に解明できるようにするこ
とである。

【０００５】

【課題を解決するための手段】この発明は、基板と、前
記基板の上面において中央部と周辺部との間の中間部に
配列形成された複数の第１の接続電極と、前記基板の上
面において中央部と周辺部にそれぞれ配列形成され、か
つ前記第１の接続電極に接続された複数の第２の接続電
極と、前記第２の接続電極下における前記基板下に設け
られ、かつ前記第２の接続電極に接続された低融点金属
からなる複数のバンプと、前記第１の接続電極に接続さ
れて前記基板上に搭載された半導体チップとを具備した
ものである。

【０００６】この発明によれば、基板の上面において中
央部と周辺部との間の中間部に複数の第１の接続電極を
配列形成するとともに、基板の上面において中央部と周
辺部にそれぞれ複数の第２の接続電極を配列形成してい
るので、第１の接続電極と第２の接続電極との間を導通
するための引き回し線を中央部側へと周辺部側へとに分
けることができ、ひいては配線の引き回しが困難となら
ないようにすることができる。また、基板の上面中央部
に配列形成された複数の第２の接続電極下における基板
下にバンプを設けているので、基板の下面周辺部に配置
されるバンプの数をその分だけ少なくすることができ、
ひいては基板（サブ回路基板）のサイズを小さくするこ
とができる。また、この発明によれば、基板の上面に第
１の接続電極を配列形成しているので、基板上の第１の
接続電極等を介して電気的検査を行うことが可能とな
り、したがってメイン回路基板上に搭載した後にメイン
回路基板に対して電気的検査を行った際、不良と判定さ
れた場合、その原因を容易に解明することができる。

【０００７】

【発明の実施の形態】図１（Ａ）はこの発明の第１実施
形態における電子部品の接合構造の平面図を示し、
（Ｂ）はそのＢ−Ｂ線に沿う断面図を示したものであ
る。この電子部品の接合構造では、半導体チップ２１を
ＴＡＢ基板３１上に搭載し、ＴＡＢ基板３１をサブ回路
基板４１上に搭載している。このうち半導体チップ２１
は、その下面周辺部に複数のバンプ２２が設けられた構
造となっている。ＴＡＢ基板３１の中央部にはデバイス
ホール３２が形成されている。ＴＡＢ基板３１の上面に
は、複数の内側接続電極３３がデバイスホール３２内に
突出して形成され、また複数の外側接続電極３４が外側
に突出して形成されている。４組の外側接続電極３４の
各先端部下面にはばらけ防止片３５が設けられている。

【０００８】次に、サブ回路基板４１について説明する
に、図２はその底面図を示したものである。このサブ回
路基板４１の周辺部には複数（一例として１２８個、以
下同じ。）の円孔からなる開口部４２が２列に配列して
形成されている。サブ回路基板４１の中央部には複数
（２４個）の円孔からなる開口部４３が格子状に形成さ
れている。サブ回路基板４１の上面において中央部と周
辺部との間には、つまりＴＡＢ基板３１の外側接続電極
３４に対応する位置には、複数（１５２個）の第１の接
続電極４４が１列に配列して形成されている。サブ回路
基板４１の上面周辺部には複数（１２８個）の第２の接
続電極４５が開口部４２を覆うように形成されている。
サブ回路基板４１の上面中央部には複数（２４個）の第
２の接続電極４６が開口部４３を覆うように形成されて
いる。サブ回路基板４１の上面には、図１（Ａ）におい
て一点鎖線で示すように、第１の接続電極４４と周辺部
の第２の接続電極４５との間を導通するための複数（１
２８本）の引き回し線４７が形成されている。サブ回路
基板４１の他の上面には、第１の接続電極４４と中央部
の第２の接続電極４６との間を導通するための複数（２
４本）の引き回し線４８が形成されている。第２の接続
電極４５、４６のサブ回路基板４１と対向する側の面で
あって開口部４２、４３を介して露出された露出面下に
は半田（低融点金属）バンプ４９が設けられている。

【０００９】そして、半導体チップ２１は、ＴＡＢ基板
３１のデバイスホール３２上に配置され、バンプ２２が
ＴＡＢ基板３１の内側接続電極３３に接合されているこ
とにより、ＴＡＢ基板３１上に搭載されている。半導体
チップ２１の搭載されたＴＡＢ基板３１は、サブ回路基
板４１の上面中央部に載置され、外部接続電極３４が半
田５１を介してサブ回路基板４１の第１の接続電極４４
に接合されていることにより、サブ回路基板４１上に搭
載されている。

【００１０】このように、この電子部品の接合構造で
は、サブ回路基板４１の上面において中央部と周辺部と
の間の中間部に複数の第１の接続電極４４を配列形成す
るとともに、サブ回路基板４１の上面において中央部と
周辺部にそれぞれ複数の第２の接続電極４６、４５を配
列形成しているので、第１の接続電極４４と第２の接続
電極４６、４５との間を導通するための引き回し線４
８、４７を中央部側へと周辺部側へとに分けることがで
き、ひいては配線の引き回しが困難とならないようにす
ることができる。また、サブ回路基板４１の上面中央部
に配列形成された複数の第２の接続電極４６下における
サブ回路基板４１下に半田バンプ４９を設けているの
で、サブ回路基板４１の下面周辺部に配置される半田バ
ンプ４９の数をその分だけ少なくすることができ、ひい
てはサブ回路基板４１のサイズを小さくすることができ
る。

【００１１】例えば、図５に示す従来例の場合には、サ
ブ回路基板１の下面周辺部に１５２個の第２の接続電極
４を２列に配列して形成している。これに対して、図１
に示す実施形態の場合には、サブ回路基板４１の下面中
央部に２４個の第２の接続電極４６を格子状に配列して
形成しているので、サブ回路基板４１の下面周辺部に１
２８個の第２の接続電極４５を２列に配列して形成すれ
ばよいことになる。したがって、図５に示す場合の第２
の接続電極４と図１に示す場合の第２の接続電極４５の
サイズ及び配列ピッチが同じであると、図１に示す場合
には、図５に示す場合と比較して、サブ回路基板４１の
サイズを小さくすることができる。また、図１に示すよ
うな場合には、周辺部の第２の接続電極４５を例えば３
列あるいはそれ以上に配列して形成しても、サブ回路基
板４１の上面において中央部と周辺部との間の中間部に
複数の第１の接続電極４４を配列形成するとともに、サ
ブ回路基板４１の上面において中央部と周辺部にそれぞ
れ複数の第２の接続電極４６、４５を配列形成している
ので、第１の接続電極４４と第２の接続電極４６、４５
との間を導通するための引き回し線４８、４７を中央部
側へと周辺部側へとに分けることができ、ひいては配線
の引き回しが困難とならないようにすることができる。

【００１２】また、この実施形態では、サブ回路基板４
１の上面のみに第１の接続電極４４、第２の接続電極４
５、４６及び引き回し線４８、４９を形成しているの
で、サブ回路基板４１を１枚の片面配線基板とすること
ができ、したがって低コストとすることができる。

【００１３】ここで、サブ回路基板４１の製造方法の一
例について簡単に説明する。まず、ポリイミド等からな
るサブ回路基板４１に開口部４２、４３をパンチングに
よって形成する。次に、サブ回路基板４１の上面に銅箔
をラミネートする。次に、銅箔の表面全体にレジスト膜
を形成する。次に、所定パターンの露光マスクを用いて
露光し、次いで現像することにより、銅箔の表面に所定
のレジストパターンを形成する。次に、開口部４２、４
３を他のレジストで被う。これは、次のエッチング工程
で開口部４２、４３を介して露出された銅箔つまり第２
の接続電極４５、４６となる部分がエッチングされない
ようにするためである。次に、レジストパターンをマス
クとして銅箔をウェットエッチングすると、第１の接続
電極４４、第２の接続電極４５、４６及び引き回し線４
７、４８が形成される。次に、レジストを剥離する。

【００１４】次に、第２の接続電極４５、４６の開口部
４２、４３を介して露出された露出面を上側とする。次
に、開口部４２、４３上に直径が開口部４２、４３の直
径よりもやや大きい半田ボールを載置する。この場合、
半田ボールは、その下部が開口部４２、４３内に位置す
ることにより、ころがりを防止されて確実に位置決めさ
れる。次に、リフロー工程を経ると、半田ボールが一旦
溶融して表面張力により丸まった後固化することによ
り、図１（Ｂ）に示すように、サブ回路基板４１の開口
部４２、４３を介して露出された第２の接続電極４５、
４６の露出面上に半田バンプ４９が形成される。このと
き、すなわち半田ボールが一旦溶融したとき、第２の接
続電極４５、４６の外周部をサブ回路基板４１で被って
いるので、溶融した半田が第２の接続電極４５、４６に
接続された引き回し線４７、４８上に流出するのを阻止
することができ、これにより所期の形状の半田バンプ４
９が形成されることになる。この場合、サブ回路基板４
１の開口部４２、４３によって溶融した半田が第２の接
続電極４５、４６上から流出するのを阻止することがで
き、また上述したようにサブ回路基板４１の開口部４
２、４３によって半田ボールの位置決めを行うことがで
き、したがって図５に示す従来のソルダーレジスト膜６
を不要とすることができ、サブ回路基板４１の構造を簡
単にすることができる。

【００１５】さらに、この実施形態では、半導体チップ
２１の搭載されたサブ回路基板４１をその半田バンプ４
９を介して図示しないメイン回路基板上に搭載した状態
では、半田バンプ４９による接合部を見ることができな
いが、ＴＡＢ基板３１の外側接続電極３４が露出してい
るので、この露出されたＴＡＢ基板３１の外側接続電極
３４を介して電気的検査を行うこともできる。したがっ
て、メイン回路基板上に搭載した後にメイン回路基板に
対して電気的検査を行った際、不良と判定された場合、
ＴＡＢ基板３１の外側接続電極３４を介して電気的検査
を行うと、半導体チップ２１の搭載されたサブ回路基板
４１が不良であるのか、半田バンプ４９による接合部の
接合が不良であるのか、容易に解明することができ、リ
ペアが容易となる。

【００１６】なお、上記実施形態では、ＴＡＢ基板３１
の外側接続電極３４をサブ回路基板４１の第１接続電極
４４に半田５１を介して接合した場合について説明した
が、これに限定されるものではない。例えば、図３に示
す第２実施形態のようにしてもよい。すなわち、デバイ
スホール３２の周囲におけるＴＡＢ基板３１の下面には
複数の内側接続電極３３がデバイスホール３２内に突出
して形成され、ＴＡＢ基板３１の下面周辺部には複数の
外側接続電極３４が形成されている。そして、半導体チ
ップ２１は、デバイスホール３２内に配置され、バンプ
２２が内側接続電極３３に接合されていることにより、
ＴＡＢ基板３１上に搭載されている。また、ＴＡＢ基板
３１は、サブ回路基板４１の上面中央部に載置され、外
側接続電極３４が異方性導電接着剤５２を介してサブ回
路基板４１の第１の接続電極４４に接合されていること
により、サブ回路基板４１上に搭載されている。この場
合、サブ回路基板４１の上面において第１の接続電極４
４が形成された部分を除く部分には、第２の接続電極４
５、４６及び引き回し線４、４８を保護するとともに、
引き回し線４８等とＴＡＢ基板３１の内側接続電極３３
等とのショートを防止するために、ソルダーレジスト膜
５３が形成されている。また、サブ回路基板４１の中央
部の第２の接続電極４６に引き回し線４８を介して接続
された第１の接続電極４４はＴＡＢ基板３１の外側に適
宜に延出され、この延出部４４ａは検査用電極として使
用されるようになっている。

【００１７】また、上記実施形態では、半導体チップ２
１をＴＡＢ基板３１を介してサブ回路基板４１上に搭載
しているが、これに限定されるものではない。例えば、
図４に示す第３実施形態のようにしてもよい。すなわ
ち、半導体チップ２１は、サブ回路基板４１の上面中央
部に配置され、バンプ２２がサブ回路基板４１の第１の
接続電極３４に接合されていることにより、サブ回路基
板４１上に直接搭載されている。この場合も、サブ回路
基板４１の中央部の第２の接続電極４６に接続された第
１の接続電極４４は半導体チップ２１の外側に適宜に延
出され、この延出部４４ａは検査用電極として使用され
るようになっている。

【００１８】

【発明の効果】以上説明したように、この発明によれ
ば、基板の上面において中央部と周辺部との間の中間部
に複数の第１の接続電極を配列形成するとともに、基板
の上面において中央部と周辺部にそれぞれ複数の第２の
接続電極を配列形成しているので、第１の接続電極と第
２の接続電極との間を導通するための引き回し線を中央
部側へと周辺部側へとに分けることができ、ひいては配
線の引き回しが困難とならないようにすることができ
る。また、基板の上面中央部に配列形成された複数の第
２の接続電極下における基板下にバンプを設けているの
で、基板の下面周辺部に配置されるバンプの数をその分
だけ少なくすることができ、ひいては基板（サブ回路基
板）のサイズを小さくすることができる。また、この発
明によれば、基板の上面に複数の第１の接続電極を配列
形成しているので、半導体チップの搭載された基板（サ
ブ回路基板）をメイン回路基板上に搭載した状態におい
て、基板上の第１の接続電極等を介して電気的検査を行
うことが可能となり、したがってメイン回路基板上に搭
載した後にメイン回路基板に対して電気的検査を行った
際、不良と判定された場合、その原因を容易に解明する
ことができ、リペアが容易となる。

【図面の簡単な説明】

【図１】（Ａ）はこの発明の第１実施形態における電子
部品の接合構造の平面図、（Ｂ）はそのＢ−Ｂ線に沿う
断面図。

【図２】図１に示すものの底面図。

【図３】この発明の第２実施形態における電子部品の接
合構造の断面図。

【図４】この発明の第３実施形態における電子部品の接
合構造の断面図。

【図５】（Ａ）は従来の電子部品の接合構造の底面図、
（Ｂ）はそのＢ−Ｂ線に沿う断面図。

【符号の説明】

２１半導体チップ３１ＴＡＢ基板３３内側接続電極３４外側接続電極４１サブ回路基板４２、４３開口部４４第１の接続電極４５、４６第２の接続電極４９半田バンプ

Claims

【特許請求の範囲】

【請求項１】基板と、前記基板の上面において中央部
と周辺部との間の中間部に配列形成された複数の第１の
接続電極と、前記基板の上面において中央部と周辺部に
それぞれ配列形成され、かつ前記第１の接続電極に接続
された複数の第２の接続電極と、前記第２の接続電極下
における前記基板下に設けられ、かつ前記第２の接続電
極に接続された低融点金属からなる複数のバンプと、前
記第１の接続電極に接続されて前記基板上に搭載された
半導体チップとを具備することを特徴とする電子部品の
接合構造。
【請求項２】請求項１記載の発明において、前記半導
体チップはＴＡＢ基板の内側接続電極に接合されて前記
ＴＡＢ基板上に搭載され、前記ＴＡＢ基板はその外側接
続電極を前記第１の接続電極に接合されて前記基板上に
搭載されていることを特徴とする電子部品の接合構造。
【請求項３】請求項１記載の発明において、前記半導
体チップは前記第１の接続電極に接合されて前記基板上
に直接搭載されていることを特徴とする電子部品の接合
構造。
【請求項４】請求項１〜３のいずれかに記載の発明に
おいて、前記基板の前記第２の接続電極に対応する部分
に開口部が形成され、前記開口部を介して露出された前
記第２の接続電極の露出面下に前記バンプが設けられて
いることを特徴とする電子部品の接合構造。