[go: up one dir, main page]

JP2007287743A - 配線基板及びこれを用いた半導体装置並びに配線基板の製造方法 - Google Patents

配線基板及びこれを用いた半導体装置並びに配線基板の製造方法 Download PDF

Info

Publication number
JP2007287743A
JP2007287743A JP2006110023A JP2006110023A JP2007287743A JP 2007287743 A JP2007287743 A JP 2007287743A JP 2006110023 A JP2006110023 A JP 2006110023A JP 2006110023 A JP2006110023 A JP 2006110023A JP 2007287743 A JP2007287743 A JP 2007287743A
Authority
JP
Japan
Prior art keywords
wiring board
protruding electrode
region
wiring
conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006110023A
Other languages
English (en)
Other versions
JP4773864B2 (ja
Inventor
Yoshifumi Nakamura
嘉文 中村
Nozomi Shimoishizaka
望 下石坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2006110023A priority Critical patent/JP4773864B2/ja
Priority to US11/733,566 priority patent/US7508073B2/en
Priority to CNA2007100970347A priority patent/CN101055862A/zh
Publication of JP2007287743A publication Critical patent/JP2007287743A/ja
Application granted granted Critical
Publication of JP4773864B2 publication Critical patent/JP4773864B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/83051—Forming additional members, e.g. dam structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】基板に設けられた接合用突起電極の高さのばらつきを軽減できる配線基板及びこれを用いた半導体装置並びに配線基板の製造方法を提供する。
【解決手段】絶縁性基材(10)と、絶縁性基材(10)上に設けられ、かつ半導体チップが実装される半導体実装領域(11)に整列して配置された複数本の導体配線(12)と、それぞれの導体配線(12)に設けられた突起電極(13)とを含み、突起電極(13)は、半導体チップを実装するための第１突起電極(13a)と、第１突起電極(13a)の高さを調整するための第２突起電極(13b)とを含み、第２突起電極(13b)は、少なくとも１つの導体配線(12)における半導体実装領域(11)を除く領域に設けられている配線基板(1)とする。
【選択図】図１

Description

本発明は、配線基板及びこれを用いた半導体装置並びに配線基板の製造方法に関する。
テープ配線基板を使用したパッケージモジュールの一種として、ＣＯＦ（Chip On Film）が知られている。ＣＯＦは、柔軟な絶縁性のテープ配線基板の上に半導体チップが実装され、この半導体チップを樹脂で封止することにより実装部が保護された構造を有する。テープ配線基板は、主たる要素として、絶縁性のフィルム基材とその面上に形成された複数本の導体配線とを含む。フィルム基材としては一般的にポリイミドフィルムが、導体配線としては銅配線が使用される。必要に応じて導体配線上には、金属めっき被膜やソルダーレジスト膜が形成される。
ＣＯＦの主な用途は、液晶パネル等の表示パネルを駆動するための駆動用ドライバの実装である。例えば特許文献１には、ＣＯＦに使用される配線基板の一例が記載されている。特許文献１に記載されたテープ配線基板の一例を図８に示す。図８は、テープ配線基板における半導体実装領域を含む要部領域を示す平面図である。図８において、１０１はインナーリード、１０２は突起電極、１０３は半導体実装領域を示す。
特開２００４−３２７９３６号公報
上記構成の配線基板においては、配線基板に半導体チップを実装する際に、加熱・加圧、又は超音波振動を印加して半導体チップ側の電極（図示せず）と突起電極１０２との接合を行う。この接合に用いる突起電極１０２は電解めっき法などにより形成され、その高さは、通常ばらつきが生じやすい。これは、電解めっき時において、電極形成部の電流供給源からの距離のばらつきや、導体配線幅や突起電極サイズ等のばらつきに起因するものと考えられる。突起電極１０２の高さがばらつくと、半導体チップとの接合時に接合できない突起電極１０２が発生し、オープン不良を発生させてしまう。
本発明は、基板に設けられた接合用突起電極の高さのばらつきを軽減できる配線基板及びこれを用いた半導体装置並びに配線基板の製造方法を提供する。
本発明の配線基板は、絶縁性基材と、前記絶縁性基材上に設けられ、かつ半導体チップが実装される半導体実装領域に整列して配置された複数本の導体配線と、それぞれの前記導体配線に設けられた突起電極とを含む配線基板であって、
前記突起電極は、前記半導体チップを実装するための第１突起電極と、前記第１突起電極の高さを調整するための第２突起電極とを含み、
前記第２突起電極は、少なくとも１つの前記導体配線における前記半導体実装領域を除く領域に設けられていることを特徴とする。
本発明の半導体装置は、上述した本発明の配線基板と、この配線基板の半導体実装領域に実装された半導体チップとを含む半導体装置である。
本発明の配線基板の製造方法は、
(i)絶縁性基材上における半導体チップが実装される半導体実装領域に整列して配置されるように複数本の導体配線を形成する工程と、
(ii)前記絶縁性基材上の前記導体配線が設けられた領域にフォトレジスト膜を形成する工程と、
(iii)前記フォトレジスト膜に開口部を形成することによって、前記開口部中に前記導体配線の一部を露出させる工程と、
(iV)露出した前記導体配線の一部に金属めっきを施して突起電極を形成する工程と、
(V)前記フォトレジスト膜を除去する工程とを含む配線基板の製造方法であって、
前記突起電極は、前記半導体チップを実装するための第１突起電極と、前記第１突起電極の高さを調整するための第２突起電極とを含み、
少なくとも１つの前記導体配線における前記半導体実装領域を除く領域に、前記第２突起電極を設けることを特徴とする。
本発明の配線基板及びその製造方法によれば、接合用の突起電極（第１突起電極）の高さのばらつきを調整するための第２突起電極を含むため、半導体チップと第１突起電極との接合を確実に行うことができる。また、本発明の半導体装置によれば、上述した本発明の配線基板を使用しているため、半導体チップと第１突起電極との間の電気接続信頼性を向上させることができる。
本発明の配線基板は、絶縁性基材と、この絶縁性基材上に設けられ、かつ半導体チップが実装される半導体実装領域に整列して配置された複数本の導体配線と、これら各導体配線に設けられた突起電極とを含む。
絶縁性基材は特に限定されないが、ポリイミドフィルム等の可撓性の材料からなるテープ基材を使用すると、本発明の配線基板を折り曲げ可能な配線基板として使用することができる。なお、上記絶縁性基材の厚みは、例えば１５〜１００μｍ程度である。
導体配線は、例えば銅や銅合金等の金属から形成されている。導体配線のピッチは、例えば２５〜１００μｍ程度である。また、導体配線の高さ及び幅は、例えばそれぞれ６〜３５μｍ及び８〜５０μｍ程度である。
各導体配線に設けられた突起電極は、半導体チップを実装するための第１突起電極と、この第１突起電極の高さを調整するための第２突起電極とを含む。そして、この第２突起電極は、少なくとも１つの導体配線における半導体実装領域を除く領域に設けられている。
第１及び第２突起電極は、例えば銅や金等の金属からなり、めっき等の手段により形成される。第１突起電極の高さは、通常５〜２０μｍ程度である。第２突起電極は、突起電極を形成する工程において相対的に高くなりやすい第１突起電極が配置される導体配線に設ければよい。例えば電解めっきにより突起電極を形成する場合は、電流が集中しやすい導体配線に設ければよい。これにより、第１突起電極と第２突起電極とに電流が分散されるため、第２突起電極が設けられた導体配線上の第１突起電極の成長スピードが低下し、この第１突起電極の高さをその他の導体配線上の第１突起電極の高さに合わせることができる。なお、第２突起電極の高さは、第１突起電極の高さのばらつきを軽減できる限り特に限定されないが、例えば５〜２０μｍ程度である。
本発明の半導体装置は、上述した本発明の配線基板と、この配線基板の半導体実装領域に実装された半導体チップとを含む半導体装置である。本発明の半導体装置によれば、上述した本発明の配線基板を使用しているため、半導体チップを接合するための第１突起電極の高さを合わせることができる。これにより、半導体チップと第１突起電極との間の電気接続信頼性を向上させることができる。
本発明の配線基板の製造方法は、(i)絶縁性基材上における半導体チップが実装される半導体実装領域に整列して配置されるように複数本の導体配線を形成する工程と、(ii)絶縁性基材上の導体配線が設けられた領域にフォトレジスト膜を形成する工程と、(iii)フォトレジスト膜に開口部を形成することによって、この開口部中に導体配線の一部を露出させる工程と、(iV)露出した導体配線の一部に金属めっきを施して突起電極を形成する工程と、(V)フォトレジスト膜を除去する工程とを含む配線基板の製造方法であって、上記突起電極は、半導体チップを実装するための第１突起電極と、この第１突起電極の高さを調整するための第２突起電極とを含み、少なくとも１つの導体配線における半導体実装領域を除く領域に、第２突起電極を設けることを特徴とする。これにより、半導体チップを接合するための第１突起電極の高さを合わせることができるため、半導体チップと第１突起電極との接合を確実に行うことができる。
以下、本発明の実施形態について図面を参照しながら説明する。なお、参照する図面においては、実質的に同一の機能を有する構成要素を同一の符号で示し、重複する説明を省略する場合がある。
（第１実施形態）
まず、本発明の第１実施形態に係る配線基板について図１Ａ，Ｂを参照して説明する。図１Ａは、本発明の第１実施形態に係る配線基板の断面図である。また、図１Ｂは、図１Ａの配線基板における半導体実装領域を含む要部領域を示す平面図である。
図１Ａ，Ｂに示すように、配線基板１は、絶縁性基材１０と、絶縁性基材１０上に設けられ、かつ半導体実装領域１１に整列して配置された複数本の導体配線１２と、各導体配線１２に設けられた突起電極１３とを含む。
突起電極１３は、半導体チップ（図示せず）を実装するための第１突起電極１３ａと、第１突起電極１３ａの高さを調整するための第２突起電極１３ｂとを含む。そして、図１Ｂに示すように、第２突起電極１３ｂは、一部の導体配線１２における半導体実装領域１１を除く領域に設けられている。これにより、例えば電解めっきにより突起電極１３を形成する際に、第１突起電極１３ａと第２突起電極１３ｂとに電流が分散される。よって、第２突起電極１３ｂが設けられた導体配線１２が電流の集中しやすい導体配線である場合は、この導体配線１２上の第１突起電極１３ａの成長スピードが従来よりも低下する。これにより、この第１突起電極１３ａの高さをその他の導体配線１２上の第１突起電極１３ａの高さに合わせることができる。また、第２突起電極１３ｂが半導体実装領域１１を除く領域に設けられているため、半導体チップを実装する際に、第２突起電極１３ｂが接合の妨げとなることはない。
次に、上述した配線基板１の製造方法について、図２Ａ〜Ｅを参照して説明する。図２Ａ〜Ｅは、配線基板１の好適な製造方法を示す工程別断面図である。
まず、図２Ａに示すように、絶縁性基材１０上に導体材料からなる導体配線１２を形成する。導体配線１２の形成方法としては、例えばエッチング法やセミアディティブ法等の手段が使用できる。導体配線１２の材料としては、銅、銀、アルミニウム、錫、パラジウム、ニッケル、金等を主成分とする材料を用いることが好ましい。
次に、図２Ｂに示すように、絶縁性基材１０上の導体配線１２が設けられた領域にフォトレジスト膜１５を形成する。フォトレジスト膜１５の形成方法としては、シート状のフォトレジスト膜１５を熱圧着する方法や、液状のフォトレジストを塗布してフォトレジスト膜１５を形成する方法等が一般的である。フォトレジスト膜１５の材料は特に限定されず、ネガ型であってもポジ型であってもよい。フォトレジスト膜１５の厚みは、第１突起電極１３ａの厚み（高さ）より厚い方が望ましい。例えば第１突起電極１３ａの厚みより２〜１０μｍ程度厚ければよい。
次に、図２Ｃに示すように、フォトリソグラフィー法により突起電極１３を形成する領域に開口部１５ａを形成する。このとき、導体配線１２の一部が露出するように開口部１５ａを形成する。この際、第１突起電極１３ａを形成する領域に相当する開口部１５ａのパターンについては、隣接する導体配線１２を跨ぐように連続して開口してもかまわない。また、第２突起電極１３ｂを形成する領域に相当する開口部１５ａにおいては、半導体実装領域１１（図１Ｂ参照）の外に形成している。フォトリソグラフィー法により開口部１５ａを形成する際のフォトマスクの位置合わせ精度を考慮すると、第２突起電極１３ｂを形成する領域に相当する開口部１５ａと、これに隣接する導体配線１２との間隔を広くとっておくことが望ましい。
次に、図２Ｄに示すように、電解めっき法によって、開口部１５ａ（図２Ｃ参照）内に突起電極１３（第１及び第２突起電極１３ａ，１３ｂ）を形成する。電解めっきを行う場合は、電気を供給するための配線が必要となるが、その配線の位置などによっても第１突起電極１３ａの高さに影響を及ぼす可能性があるので、第２突起電極１３ｂのサイズ（即ち、第２突起電極１３ｂを形成する領域に相当する開口部１５ａのサイズ）については、上記影響を考慮して調整する必要がある。なお、従来の配線基板では、突起電極の高さの標準偏差（σ）は１．４μｍ程度であったが、本発明によれば、標準偏差（σ）を例えば０．８μｍ程度にまで改善することができる。
次に、例えばアルカリ系や有機系の薬液を用いてフォトレジスト膜１５を除去して、図２Ｅに示す配線基板１が得られる。なお、図示はしていないが、この後に所定の領域を保護するソルダーレジスト膜を形成してもよい。また、導体配線１２の最表面を保護するために、金めっき膜を導体配線１２上に形成してもよい。
（第２実施形態）
次に、本発明の第２実施形態に係る配線基板について図３を参照して説明する。図３は、第２実施形態に係る配線基板における半導体実装領域を含む要部領域を示す平面図である。
図３に示すように、配線基板２では導体配線１２のピッチが疎な領域と密な領域とが存在しており、疎な領域に配置された導体配線１２ａには第２突起電極１３ｂが設けられている。電解めっきで突起電極１３を形成する際、ピッチが疎な領域においては、めっき液の流動の差により他の領域より新しいめっき液が届きやすくなる。そのため、ピッチが疎な領域の第１突起電極１３ａの高さは高くなる傾向がある。このような場合に、上述のように第２突起電極１３ｂを疎な領域に配置された導体配線１２ａに設けると、第１突起電極１３ａと第２突起電極１３ｂとにめっき液が分散される。これにより、ピッチが疎な領域の第１突起電極１３ａの高さをその他の領域の第１突起電極１３ａの高さに合わせることができる。
また、配線基板２の一部の導体配線１２には、第２突起電極１３ｂが２個設けられている。このように、本発明では、導体配線１２のデザインによって第２突起電極１３ｂを配置できる領域のサイズ等に制約がある場合、第２突起電極１３ｂを分割して配置することもできる。なお、配線基板２の製造方法については、上述した図２Ａ〜Ｅに示す製造方法において、図２Ａの導体配線１２の配置パターンと、図２Ｃの開口部１５ａの配置パターンが異なるだけで同様の手順により製造できるため、その説明を省略する。
（第３実施形態）
次に、本発明の第３実施形態に係る配線基板について図４を参照して説明する。図４は、第３実施形態に係る配線基板における半導体実装領域を含む要部領域を示す平面図である。
図４に示すように、配線基板３では、一部の導体配線１２（導体配線１２ｂ）に２つの第１突起電極１３ａが設けられている。このように、半導体接続用の第１突起電極１３ａを２つ以上有する導体配線１２が存在する場合、この導体配線１２上の第１突起電極１３ａは、他の導体配線１２上の第１突起電極１３ａより高さが低くなる傾向がある。その場合の第１突起電極１３ａの高さを補正するために、配線基板３では、導体配線１２のそれぞれに突起電極１３（第１及び第２突起電極１３ａ，１３ｂ）を同じ数だけ設けている。これにより第１突起電極１３ａの高さを揃えることが可能となる。なお、配線基板３の製造方法については、上述した図２Ａ〜Ｅに示す製造方法において、図２Ａの導体配線１２の配置パターンと、図２Ｃの開口部１５ａの配置パターンが異なるだけで同様の手順により製造できるため、その説明を省略する。
（第４実施形態）
次に、本発明の第４実施形態に係る配線基板について図５を参照して説明する。図５は、第４実施形態に係る配線基板における半導体実装領域を含む要部領域を示す平面図である。
図５に示すように、配線基板４では、第２突起電極１３ｂが、半導体チップを含むパッケージ（図示せず）が配置される領域４０の外側の領域に設けられている。上記構成を有することによって、第２突起電極１３ｂが、パッケージを配置する際の妨げとならない。なお、配線基板４の製造方法については、上述した図２Ａ〜Ｅに示す製造方法と同様の手順により製造できるため、その説明を省略する。
（第５実施形態）
次に、本発明の第５実施形態に係る配線基板について図６を参照して説明する。図６は、第５実施形態に係る配線基板における半導体実装領域を含む要部領域を示す平面図である。
図６に示すように、配線基板５では、第２突起電極１３ｂがソルダーレジスト膜（図示せず）で被覆される領域５０に設けられている。上記構成を有することによって、配線基板５を用いて半導体装置を形成した際に第２突起電極１３ｂが露出しないので、第２突起電極１３ｂが、上記半導体装置をガラス基板等に実装する際の妨げとならない。なお、配線基板５の製造方法については、上述した図２Ａ〜Ｅに示す製造方法と同様の手順により製造できるため、その説明を省略する。
（第６実施形態）
次に、本発明の第６実施形態に係る半導体装置について図７を参照して説明する。図７は、第６実施形態に係る半導体装置の断面図である。なお、第６実施形態に係る半導体装置は、上述した配線基板１（図１Ａ，Ｂ参照）を用いた半導体装置である。
図７に示すように、半導体装置６は、配線基板１と、配線基板１の第１突起電極１３ａ上に実装された半導体チップ６０とを含む。半導体装置６は、本発明の一実施形態に係る配線基板１を使用しているため、半導体チップ６０を接合するための第１突起電極１３ａの高さを合わせることができる。これにより、半導体チップ６０と第１突起電極１３ａとの間の電気接続信頼性を向上させることができる。なお、図７において、６１は半導体チップ６０の電極パッド、６２はソルダーレジスト膜、６３は半導体チップ６０の表面を保護する表面保護膜、６４は保護用の封止樹脂をそれぞれ示す。
本発明は、例えばＣＯＦ等の半導体パッケージモジュール等に有用である。
Ａは本発明の第１実施形態に係る配線基板の断面図であり、ＢはＡの配線基板における半導体実装領域を含む要部領域を示す平面図である。 Ａ〜Ｅは、本発明の第１実施形態に係る配線基板の好適な製造方法を示す工程別断面図である。 本発明の第２実施形態に係る配線基板における半導体実装領域を含む要部領域を示す平面図である。 本発明の第３実施形態に係る配線基板における半導体実装領域を含む要部領域を示す平面図である。 本発明の第４実施形態に係る配線基板における半導体実装領域を含む要部領域を示す平面図である。 本発明の第５実施形態に係る配線基板における半導体実装領域を含む要部領域を示す平面図である。 本発明の第６実施形態に係る半導体装置の断面図である。 従来のテープ配線基板における半導体実装領域を含む要部領域を示す平面図である。
符号の説明
１，２，３，４，５ 配線基板
６ 半導体装置
１０ 絶縁性基材
１１ 半導体実装領域
１２，１２ａ，１２ｂ 導体配線
１３ 突起電極
１３ａ 第１突起電極
１３ｂ 第２突起電極
１５ フォトレジスト膜
１５ａ 開口部
４０ 半導体チップを含むパッケージが配置される領域
５０ ソルダーレジスト膜で被覆される領域
６０ 半導体チップ
６１ 電極パッド
６２ ソルダーレジスト膜
６３ 表面保護膜
６４ 封止樹脂

Claims (16)

  1. 絶縁性基材と、前記絶縁性基材上に設けられ、かつ半導体チップが実装される半導体実装領域に整列して配置された複数本の導体配線と、それぞれの前記導体配線に設けられた突起電極とを含む配線基板であって、
    前記突起電極は、前記半導体チップを実装するための第１突起電極と、前記第１突起電極の高さを調整するための第２突起電極とを含み、
    前記第２突起電極は、少なくとも１つの前記導体配線における前記半導体実装領域を除く領域に設けられていることを特徴とする配線基板。
  2. 前記絶縁性基材上には、前記導体配線のピッチが疎な領域と密な領域とが存在し、
    前記第２突起電極は、前記疎な領域に配置された少なくとも１つの前記導体配線に設けられている請求項１に記載の配線基板。
  3. 前記突起電極は、前記導体配線のそれぞれに同じ数だけ設けられている請求項１に記載の配線基板。
  4. 前記第２突起電極は、前記半導体チップを含むパッケージが配置される領域を除く領域に設けられている請求項１に記載の配線基板。
  5. 少なくとも１つの前記導体配線には、前記第２突起電極が複数個設けられている請求項１に記載の配線基板。
  6. 前記第２突起電極は、ソルダーレジスト膜で被覆される領域に設けられている請求項１に記載の配線基板。
  7. 前記絶縁性基材は、可撓性の材料からなるテープ基材である請求項１に記載の配線基板。
  8. 請求項１〜７のいずれか１項に記載の配線基板と、前記配線基板の半導体実装領域に実装された半導体チップとを含む半導体装置。
  9. (i)絶縁性基材上における半導体チップが実装される半導体実装領域に整列して配置されるように複数本の導体配線を形成する工程と、
    (ii)前記絶縁性基材上の前記導体配線が設けられた領域にフォトレジスト膜を形成する工程と、
    (iii)前記フォトレジスト膜に開口部を形成することによって、前記開口部中に前記導体配線の一部を露出させる工程と、
    (iV)露出した前記導体配線の一部に金属めっきを施して突起電極を形成する工程と、
    (V)前記フォトレジスト膜を除去する工程とを含む配線基板の製造方法であって、
    前記突起電極は、前記半導体チップを実装するための第１突起電極と、前記第１突起電極の高さを調整するための第２突起電極とを含み、
    少なくとも１つの前記導体配線における前記半導体実装領域を除く領域に、前記第２突起電極を設けることを特徴とする配線基板の製造方法。
  10. 前記(V)工程の後、前記絶縁性基材上の所定の領域を保護するソルダーレジスト膜を形成する請求項９に記載の配線基板の製造方法。
  11. 前記(iV)工程において、電解めっき法で前記突起電極を設ける請求項９に記載の配線基板の製造方法。
  12. 前記導体配線のそれぞれに前記突起電極を同じ数だけ設ける請求項９に記載の配線基板の製造方法。
  13. 前記半導体チップを含むパッケージが配置される領域を除く領域に、前記第２突起電極を設ける請求項９に記載の配線基板の製造方法。
  14. 少なくとも１つの前記導体配線に、前記第２突起電極を複数個設ける請求項９に記載の配線基板の製造方法。
  15. ソルダーレジスト膜で被覆される領域に前記第２突起電極を設ける請求項９に記載の配線基板の製造方法。
  16. 前記絶縁性基材は、可撓性の材料からなるテープ基材である請求項９に記載の配線基板の製造方法。

JP2006110023A 2006-04-12 2006-04-12 配線基板及びこれを用いた半導体装置並びに配線基板の製造方法 Expired - Fee Related JP4773864B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2006110023A JP4773864B2 (ja) 2006-04-12 2006-04-12 配線基板及びこれを用いた半導体装置並びに配線基板の製造方法
US11/733,566 US7508073B2 (en) 2006-04-12 2007-04-10 Wiring board, semiconductor device using the same, and method for manufacturing wiring board
CNA2007100970347A CN101055862A (zh) 2006-04-12 2007-04-12 布线基板及其制造方法和使用该布线基板的半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006110023A JP4773864B2 (ja) 2006-04-12 2006-04-12 配線基板及びこれを用いた半導体装置並びに配線基板の製造方法

Publications (2)

Publication Number Publication Date
JP2007287743A true JP2007287743A (ja) 2007-11-01
JP4773864B2 JP4773864B2 (ja) 2011-09-14

Family

ID=38604084

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006110023A Expired - Fee Related JP4773864B2 (ja) 2006-04-12 2006-04-12 配線基板及びこれを用いた半導体装置並びに配線基板の製造方法

Country Status (3)

Country Link
US (1) US7508073B2 (ja)
JP (1) JP4773864B2 (ja)
CN (1) CN101055862A (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101842065B1 (ko) * 2011-07-21 2018-03-27 삼성디스플레이 주식회사 연성 회로 기판
US9659893B2 (en) 2011-12-21 2017-05-23 Mediatek Inc. Semiconductor package
US8633588B2 (en) * 2011-12-21 2014-01-21 Mediatek Inc. Semiconductor package
US9553040B2 (en) * 2012-03-27 2017-01-24 Mediatek Inc. Semiconductor package
DE102012007074A1 (de) * 2012-04-11 2013-10-17 Johnson Electric Germany GmbH & Co. KG Elektrisches Bauteil mit wenigstens einem flexiblen Trägermaterial und Verfahren zur Anordnung einzelner Metallkörper auf den Leiterbahnen eines flexiblen Trägermaterials
TWI514530B (zh) * 2013-08-28 2015-12-21 Via Tech Inc 線路基板、半導體封裝結構及線路基板製程
CN104216149B (zh) * 2014-09-30 2017-03-22 南京中电熊猫液晶显示科技有限公司 一种具有修补线结构的液晶显示面板

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02183549A (ja) * 1989-01-09 1990-07-18 Sonitsukusu:Kk バンプ付きフィルムキャリア及びその製造方法
JPH0982834A (ja) * 1995-09-20 1997-03-28 Sony Corp 半導体パッケージの製造方法
WO1998018163A1 (en) * 1996-10-22 1998-04-30 Seiko Epson Corporation Film carrier tape, tape carrier semiconductor device assembly, semiconductor device, its manufacturing method, package substrate, and electronic appliance
JPH11268324A (ja) * 1998-03-25 1999-10-05 Brother Ind Ltd 電極基板とその製造方法
JP2000332049A (ja) * 1999-03-17 2000-11-30 Casio Comput Co Ltd 半導体装置の製造方法
JP2000349196A (ja) * 1999-06-08 2000-12-15 Sumitomo Metal Electronics Devices Inc 電子部品の電解めっき方法および電子部品の製造方法
JP2005183868A (ja) * 2003-12-24 2005-07-07 Casio Comput Co Ltd 半導体装置およびその実装構造

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6483190B1 (en) * 1999-10-20 2002-11-19 Fujitsu Limited Semiconductor chip element, semiconductor chip element mounting structure, semiconductor chip element mounting device and mounting method
US6707149B2 (en) * 2000-09-29 2004-03-16 Tessera, Inc. Low cost and compliant microelectronic packages for high i/o and fine pitch
JP3554533B2 (ja) * 2000-10-13 2004-08-18 シャープ株式会社 チップオンフィルム用テープおよび半導体装置
TW574752B (en) * 2000-12-25 2004-02-01 Hitachi Ltd Semiconductor module
JP4096778B2 (ja) * 2003-03-25 2008-06-04 沖電気工業株式会社 マルチチップパッケージ
JP3565835B1 (ja) * 2003-04-28 2004-09-15 松下電器産業株式会社 配線基板およびその製造方法ならびに半導体装置およびその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02183549A (ja) * 1989-01-09 1990-07-18 Sonitsukusu:Kk バンプ付きフィルムキャリア及びその製造方法
JPH0982834A (ja) * 1995-09-20 1997-03-28 Sony Corp 半導体パッケージの製造方法
WO1998018163A1 (en) * 1996-10-22 1998-04-30 Seiko Epson Corporation Film carrier tape, tape carrier semiconductor device assembly, semiconductor device, its manufacturing method, package substrate, and electronic appliance
JPH11268324A (ja) * 1998-03-25 1999-10-05 Brother Ind Ltd 電極基板とその製造方法
JP2000332049A (ja) * 1999-03-17 2000-11-30 Casio Comput Co Ltd 半導体装置の製造方法
JP2000349196A (ja) * 1999-06-08 2000-12-15 Sumitomo Metal Electronics Devices Inc 電子部品の電解めっき方法および電子部品の製造方法
JP2005183868A (ja) * 2003-12-24 2005-07-07 Casio Comput Co Ltd 半導体装置およびその実装構造

Also Published As

Publication number Publication date
US20070241462A1 (en) 2007-10-18
US7508073B2 (en) 2009-03-24
JP4773864B2 (ja) 2011-09-14
CN101055862A (zh) 2007-10-17

Similar Documents

Publication Publication Date Title
US6051450A (en) Lead frame, manufacturing method of a lead frame, semiconductor device, assembling method of a semiconductor device, and electronic apparatus
JP5164362B2 (ja) 半導体内臓基板およびその製造方法
US7087987B2 (en) Tape circuit substrate and semiconductor chip package using the same
JP2005109187A (ja) フリップチップ実装回路基板およびその製造方法ならびに集積回路装置
JP4773864B2 (ja) 配線基板及びこれを用いた半導体装置並びに配線基板の製造方法
JP2005286186A (ja) 半導体装置およびその製造方法並びに半導体モジュール装置
JP2004343030A (ja) 配線回路基板とその製造方法とその配線回路基板を備えた回路モジュール
KR100614548B1 (ko) 반도체 소자 실장용 배선 기판의 제조 방법 및 반도체 장치
JP4068635B2 (ja) 配線基板
JP2006269605A (ja) フレキシブル回路基板及びその製造方法
JP2006324635A (ja) 半導体装置およびその製造方法
JP2005252227A (ja) フィルム基板およびその製造方法と画像表示用基板
CN104779236B (zh) 用于ic封装基板的倒装芯片焊盘几何结构
JP3695458B2 (ja) 半導体装置、回路基板並びに電子機器
JP4932744B2 (ja) 配線基板及びその製造方法並びに電子部品装置及びその製造方法
KR20010033602A (ko) 반도체 장치와 그 제조 방법 및 반도체 장치의 설치 구조및 설치 방법
JPH0982751A (ja) デバイスの実装構造
JP2010098064A (ja) 積層配線基板及びその製造方法
JP2005109377A (ja) 半導体装置およびその製造方法
JP2007158024A (ja) Ｂｇａ型半導体装置及びその製造方法
JP4712426B2 (ja) 半導体装置
JPH11307594A (ja) 電子部品実装用フィルムキャリアテープおよび半導体素子
JPH09172037A (ja) 半導体装置およびその製造方法
JP4591098B2 (ja) 半導体素子搭載用基板の製造方法
JP2010129794A (ja) Ｔｃｐ構造体

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090318

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110331

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110519

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110607

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110624

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140701

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees