TW452965B - Semiconductor memory and method of manufacturing same - Google Patents

Description

452965 、發明說明（]) 【發明所屬之技術領域】 本發明係關於一種DrAM等半導體記憶裝置的記憶單元構 造。 【習知之技術】 圖7係顯示習知DRAM之記憶單元構成的電路圖。如同圖 所不’記憶單元1係由NMOS電晶體之記憶電晶體2與記憶單 凡電容器3所構成’而記憶電晶體2之閘極係連接在字線WL 上’波極（源極）係連接在位元線BL上，源極（汲極）係連接 在記憶單元電容器3之一方電極的儲存節點上。在記憶單 元電容器3之另一方電極的單元板上賦予固定電位vcp。 位元線對BL、/BL間設有感測放大電路4，感測放大電路 4係於讀出等時用以檢知及放大位元線對BL、/BL間的電位 差。 圖8係顯示習知之DRAM之記憶單元區域之剖面構造的剖 面圖。圖9係顯示習知之DRAM之記憶單元區域之平面配置 的俯視圖。另外，圖9之B-B剖面係成為圖8。 如該等圖所示，在半導體基板1 〇上形成有由閘極11、閘 極氧化膜1 2、側壁1 3、源極/ ί及極區域2 7、源極/ ί及極區域 28及通道區域29所構成的MOS電晶體30。該等的MOS電晶體 3 0係分別相當於圊7之記憶電晶體2。另外，閘極11係選擇 性地形成如圖9所示之直線狀，亦當作圖7字線WL的功能。 源極/汲極區域係形成於擴散區域上，且夾著閘極11使 擴散區域50之一方側成為源極/汲極區域27，而另一方側 成為圖8中未圖示之另一方的源極/汲極區域。另外，「源

89108367.ptd 第5頁 45296 5 五、發明說明（2) ' --- 極/汲極」之表現，係該電極依資訊之讀出或寫入而當作 载子供給源（源極）的功能，或扮演將載子取出（汲極）至 部的功能。 在覆盍MOS電晶體3〇之後形成有層間絕緣膜18，且在層 間絕緣膜1 8上及-另一方之源極/汲極區域上形成有儲存節 點14。如圖9所#，儲存節點14與另一方之源極/沒極 所接觸的區域係成為儲存節點接點5 2。 在儲存節點14上形成有電容器介電質膜15，除了源極/ 没極區域27之表面附近區域以外，在包含電容器介電 15之半導體基板10上全面形成有單元板32。 在包含單元板32之半導體基板10上全面形成有層間絕緣 膜2一1 ’在層間絕緣膜21上位元線33係選擇性地形成如圓9 所不之直線狀，而位元線33之一部分係貫穿層間絕緣膜Η 直接形成於源極/汲極區域27上。位元線33與源極/汲極區 域27所接觸的區域係成為位元線接點5i。另外，位元㈣ 係相當於圖7之位元線虹。 ，在位το線33上形成有層間絕緣膜22，在層間絕緣膜22上 形成1有層間絕緣膜23，在層間絕緣膜23中形成有對閘極 11 (字線WL)設定電位用的鋁配線31，在層間絕緣膜23上形 成有層間絕緣膜24。在層間絕緣膜24中形成有另外的鋁配 線（未圖示）。 在如此的構成中，讀出係藉由將位元線對BL、/BL預充 電至同電位（例如，電源電壓V c c之一半程度）之後，使記 憶電晶體2呈導通狀態以將記憶體電容器3電連接在位元線

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叽上，並基於蓄積在記憶單元電容器3上的電荷而增減位 元線BL之電位’再利用感測放大電路4檢知及放大位元線 B L、/ B L間的電位差所進行者。 圖1 〇至圖1 2係顯示圖7至圖9所示之習知DRAM之記憶單元 之製造方法的剖面圖。 參照同圖，如圖1 〇所示，在半導體基板丨〇上選擇性地形 成MOS電晶體30之後，並利用層間絕緣膜18覆蓋M〇s電晶體 3 0之閘極11上面之後，選擇性地形成儲存節點丨4。 之後’如圖11所示，在堆積氧化氮化膜以形成氮化氧化 膜並予以圖案化而形成電容器介電質膜15之後，在全面上 堆積摻雜多晶矽，之後，使摻雜多晶矽圖案化（利用照相 製版等）俾使源極/;及極區域2 7之表面露出，以形成單元板 32。 然後，如圖1 2所示，將高溫氧化膜堆積在全面上，且使 高溫氧化膜圖案化（利用照相製版等）以形成層間絕緣膜21 俾使源極/汲極區域2 7之表面露出之後，在全面上堆積多 晶矽，更利用濺鍍法將鎢矽化物（s i)形成於多晶矽上， 之後，使多晶矽及鎢矽化物圖案化’以形成可直接連接源 極/汲極區域27的位元線33。 以後，係以既有之方法’形成層間絕緣膜2244、鋁配 線3 1，而獲得如圖8所示的構造。 【發明所欲解決之問題】 習知之DRAM係由以上所構成’因在半導體基板上至少需 要MOS電晶體之閘極（字線）、記憶體電容器之儲存節點及

89108367.ptd 第7頁 452965 五、發明說明（4) 單元板、暨 必要以上的 本發明係 一種可減低 法。 【解決問題 本發明之 及設於前述 有，記憶單 記憶電晶體 元線上，而 電極上，且 電容器之一 線相同的配 又，本發 含有複數個 前述位元線 數個記憶單 而該感測放 以檢知及放 又，本發 有第一及第 位元線的四個配線製程，固有 問題點。 為了解決上述問題點而成者， 製造成本之構造的半導體記憶 製造成本會超過 其目的在於獲得 &置及其製造方 之手段】 半導體記憶裝置 位元線對間的記 元電容器，具有 ’其一方電極連 另一方電極連接 在控制電極上連 方電極係利用與 線層而一體形成 明之半導體記憶 記憶單元，前述 對間之區域上， 元的複數個選擇 大電路係連接在 大前述位元線對 明之半導體記憶 二選擇線，前述 記憶單元，作為前述第一記 一記憶電晶體之控制電極係 ’其係包含有 憶單元，而前 一方電極與另 接在前述位元 在前述記憶體 接有選擇線， 前述位元線對 裝置， 複數個 前述選 線，更 前述位 間之電 裝置， 記憶單 憶單元 連接在 其中前 記憶單 擇線係 具備有 元線對 位差者 其中前 元係包 之前述 前述第 ’位元線對；以 述記憶單元具 —方電極；以及 線對之—方的位 電容器之另一方 而前述記憶單元 之另一方之位元 述記憶單元係包 元係全部形成於 包含對應前述複 感測放大電路， 上，於讀出時用 〇 述選擇線係包含 含有第一及第二 s己憶電晶體的第 一選擇線上，而

麵

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452 96 L 五、發明說明（5) ----— 作為前述第二記憶單元之前述記憶電晶體的第二 體之控制電極係連接在前述第二選擇線上，前述^二及= 二記憶電晶體之一方電極係利用同一位元線接點 在前述一方之位元線上。 本發明之半導體記憶裝置之製造方法’其係包含有，

Ca)在半導體基板之表面上形成具有一方電極、另一方電 極及控制電極之記憶電晶體的步驟b)在前述半導體基 板上形成與前述記憶電晶體之控制電極及一方電極互為獨 立’且電連接另一方電極之第一導電層的步驟；以及（c) 前述第一導電層上夾著絕緣膜而形成第二導電層的步驟， 而前述第二導電層係利用同一配線層與位元線一體形成， 同時前述第一導電層及前述絕緣膜一起構成記憶體電容 器。 【發明之實施形態】 圖1係顯示本發明之實施形態之DRAM之記憶單元構成的 電路圖。如同圖所示，記憶單元1係由NMOS電晶體之記憶 電晶體2與記憶單元電容器3所構成，記憶電晶體2之閘極 係連接在字線WL上，汲極（源極）係連接在位元線BL上，源 極（汲極）係連接在記憶單元電容器3之一方電極的儲存節 點上。記憶單元電容器3之另一方電極的單元板係利用與 反轉位元線/BL相同的配線層一體形成者。 位元線對BL、/BL間設有感測放大電路4，感測放大電路 4係於讀出時等用以檢知及放大位元線對BL、/BL間的電位 差。

89108367.ptd 第9頁 45296ί 五、發明說明（6) 圖2係顯示貫施形態之D R A Μ之記憶單元區域之剖面構造 的剖面圖。圖9係顯示實施形態之DRAM之記憶單元區域之 平面配置的俯視圖。另外，圖3之A - A剖面係成為圓2之構 造。 如該等圖所示，在半導體基板1 〇上形成有由閘極丨丨、閑 極氧化膜12、側壁13、源極/汲極區域27、源極/汲極區域 28及通道區域29所構成的MOS電晶體30。該等的MOS電晶體 3 0係分別相當於圖1之記憶電晶體2。另外，閘極11係選擇 性地形成如圖3所示之直線狀，亦當作圖1之字線WL的功 能。亦即’記憶電晶體2之閘極與字線WL係利用同一配線 層一體形成者。 如圖3所示，源極/汲極區域27、28係形成於擴散區域35 上’且夾著當作字線礼（孔1〜WL4)之功能的閘極η使擴散 區域35之一方侧成為源極/汲極區域27，而另一方側成為 源極/汲極區域28。 在覆蓋MOS電晶體30之後形成有層間絕緣獏18，且在層 間絕緣膜1 8上及源極/汲極區域28上形成有儲存節點丨4。 如圖3所示，儲存節點丨4與源極/汲極區域28所接觸的區域 係成為儲存節點接點SNCSN1〜SN12)。 在儲存節點14上形成有電容器介電質膜15，在包含電容 器介電質膜15之半導體基板1〇上有位元線兼用單元板16以 位το線單位形成直線狀。然後，位元線兼用單元板丨6之一 部分係直接形成於源極/汲極區域2 7上。位元線兼用單元 板1 6與源極/汲極區域2 7所接觸的區域係成為位元線接點

89108367.ptd 第10頁 4 52 9 6 5 五、發明說明（7) BC(BC1〜BC4)。亦即，利用同一配線層之位元線兼用單元 板1 6可一體形成位元線層B L與記憶單元電容器3之單元 板。另外，位元線兼用單元板1 6係相當於圖1之位元線 及記憶單元電容器3之單元板。 在位元線兼用單元板1 6上形成有層間絕緣膜2 2，在層間 絕緣膜22上形成有層間絕緣膜23，在層間絕緣膜23中形成 有對閘極11 (字線WL)設定電位用的鋁配線31，在層間絕緣 膜23上形成有層間絕緣膜24。在層間絕緣膜24中形成有另 外的鋁配線（未圖示）。 以下’係就擴散區域3 5之平面形狀加以敘述。如圖3所 示’擴散區域35係在位元線對BL、/BL(BL1、/BL1，BL2、 /BL2 )間形成V字狀（包含反轉V字狀）。例如，當將注意力 集中在形成有儲存節點接點SN1及SN2與位元線接點BC2的 擴散區域35上時’該擴散區域35，可由第一區域35a及第 二區域35b所形成’其中第一區域3 5a係從位元線BL1至反 轉位元線/BL1邊橫剖字線而邊形成於圖中右下方，第 二區域35B係連續於第一區域35b從反轉位元線/BL1至位元 線BL1邊橫剖字線孔2而邊形成於圖中右上方。 然，，在擴散區域之第一區域353與位元線BL1(位元線 兼用單元板16)平面重疊的區域上設有儲存節點接點別工， 在第一區域35a及第二區域35b交叉之區域與反轉位元線 /BU平面重疊的區域上設有位元線接點BC2，在擴散區域 之第二區域35b與位元線bli平面重疊的區域上設有儲存 點接點SN2。

452965 五、發明說明（8) 如此，藉由以一個位元線接點而電連接二個源極/汲極 區域（第一區域35a侧與第二區域35b側之源極/汲極區域） 與對應位元線，即可謀求集成度之提高。 圖4係顯示形成於位元線對間之複數個記憶單元構成例 的電路圖。如同圖所示，在位元線對BLi、/BU上設有n個 記憶單元MCI〜MCn。.記憶單元MC1〜MCn係分別與圖！之記 憶單元1同樣’由記憶電晶體2及記憶單元電容器3所構 成。 e己憶單元MCI、MC2、MC5、MC6，係在位元線BL1側設有 3己憶單元電容器3 ’在反轉位元線/ b l 1側設有記憶電晶體 2亦即，s已憶電晶體2之ί及極（源極）係連接在反轉位元線 /BL1上，源極（汲極）係連接在記憶單元電容器3之儲存節 點Ν3上，而記憶單元電容器3之單元板係與位元線BL】電連 接（由同一配線層一體形成）。 另一方面，MC#、MC3，係在位元線BL1侧設有記憶電晶 體2，在反轉位元線/BL1側設有記憶單元電容器3 ^亦即， 記憶電晶體2之汲極（源極）係連接在位元線以1上，閘極係 連接在所對應之字線tfL(ffL3、ffL4)上，源極（汲極）係連接 在，憶單元電容器3之儲存節點N3上，而記憶單元電容器3 之單元板係與反轉位元線/BL1電連接（由同一配線層一體 形成）。 當比較圖3與圖4時’則圖4之記憶單元肋1之記憶單元電 容器3的儲存節點N3係對應圖3之儲存節點接點sf〇，而記

45296 3 五、發明說明（9) 儲存節點N3係對應圖3之儲存節點接點別2、SN5、SN6及 SN3 ° 以下’係將圖4之記憶單元MC3當作讀出對象就實施形態 之DRAM的讀出動作加以說明。首先，將位元線對bli、 / B L1預充電至同電位（例如，v c c (電源電壓）/ 2 )。此時， 由於所有的字線WL為M L"而所有的記憶電晶體2為截止狀 態’所以所有的記憶單元電容器3會變成浮動狀態，而不 受任何影響。 之後’選擇性地將字線WL3形成"HM以使記憶單元MC3之 記憶電晶體2呈導通狀態，俾使記憶單元MC3之記憶單元電 容器3電連接在位元線BL1上。然後，根據蓄積在記憶單元 MC3之記憶單元電容器3上的電荷而增減位元線BL1之電 位，並利用感測放大電路4檢知及放大依此所產生的位元 線對BL1、/BL1間的電位差以進行讀出。 此時，當記憶單元MC3之記憶單元電容器3存有"1"之資 訊（儲存節點電位為高於預充電時之位元線對BL1、/BL1的 狀態）時’位元線BL1之電位會依記憶單元MC3之記憶單元 電谷Is 3而上升’再利用感測放大電路4檢知位元線對 BL1、/BL1間的電位差，以將位元線BL1放大至電源電壓

Vcc，將反轉位元線/BL1放大至接地電位GND。另一方面， 當記憶單元MC3之記憶單元電容器3存有” (Γ之資訊（儲存三 點電位為低於預充電時之位元線對BL1、/BL1的狀態）時即 位元線BL 1之電位會依記憶單元電容器3而下降，再利用 測放大電路4檢知位元線對BL1、/BL1間的電位差，以妝歌 A將位

45296 5 五、發明說明（ίο) 元線BL1放大至接地電位GND，將反轉位元線/blI放大至電 源電壓Vcc。 當將接近電源電壓Vcc的電位設為邏輯"H1'位準，將接近 接地電位GND的電位設為邏輯’’ L"位準時，由於記憶單元 MC3之記憶單元電容器3的儲存節點N3與反轉位元線/BL之 關係可經常保持邏輯性相反的關係，所以可無障礙地進行 讀出動作。又’由於位元線對BL1、/BL1間之其他的記憶 單元MCI、MC2、MC4〜MCn係將所對應之字線WL設定成 L” ’而各記憶單元jjC3之記憶單元電容器3變成浮動狀 態’所以亦不會給記憶單元MC3以外的記憶單元…帶來不 良影響。 寫入動作’係將位元線對BL1、/BL1之一方設在電源電 壓Vcc ’將其另一方設在接地電位GND，即可只對被設定成 之對應一字線之被選擇的記憶單元MC之記憶單元電容 器3進行該動作，且被選擇之記憶單元MC以外的記憶單元 由於所對應之字線孔被設定成"Ln，所以不會受到不良影 響。 Μ圖5及圖6係顯示圖1至圖4所示之實施形態之DRAM之記憶 單元之製造方法的剖面圖。 、參照同圖’如圖5所示’在半導體基板1 〇上選擇性地形 成MOS電晶體30之後，且利用層間絕緣膜18覆蓋M〇s電晶體 3 0之間極1 1上面之後’選擇性地形成與源極/沒極區域2 8 相接觸的儲存節點丨4。 之後’如圖6所示，在儲存節點丨4上堆積氧化氮化膜並

第14頁 452965 五、發明說明（11) 使氮化氧化膜圖案化以形成電容器介電質膜〗5之後，在全 面上堆積摻雜多晶矽’之後，在源極/汲極區域27上殘存£ 摻雜多晶石夕’且以位元線單位分割的方式，使摻雜多晶石夕 圖案化（利用，¼相製版專）’以形成位元線兼用單元板1 6。 以後’利用既有的方法’形成層間絕緣膜22〜24、鋁配 線3 1 ’以獲得圖2及圖3所示的構造。 如此，本發明之實施形態，在記憶單元區域之製造中， 配線（導電層形成）製程係以形成M0S電晶體30之閘極u的 步驟、形成儲存節點14的步驟及形成位元線兼用單元板16 的步驟即可完成。 心果’藉由比習知減少配線製程數，即可謀求工期縮 短、原價減低等製造成本之減低。 【發明之效果】 —如j十說明般，由於本發明之半導體記憶裝置之記憶單 凡電容器之一方電極係利用與前述位元線對之另一方之位 元線相同的配線層一體形成’所以藉由在一次之配線（導 =層形成)< 製程進行位元線與記憶單元電容器之一方電 即可謀求配線製程數之刪減，結果，可謀求製造成本 本發明之丰道期r β . . 取占认A —午導體圮憶裝置，其中複數個記憶單元係全部 升/成於位7C線對R _ 電容器中，=^間，且在複數個記憶單元各自之記憶早兀 ^ _ 1. φ , y方電極係當作另一方之位元線的功能，同時 ^ 』丨以s己憶電晶體而連接在一方之位元線上。 囚而，^ ^ - 疋線對設定成同電位之後，利用一選擇線

89108367.ptd 第15頁 ^5296 5 五、發明說明（12) 使一記憶單元之記憶電晶體導通，且將記憶單元電容器之 另一方電極電連接在一方之位元線上而進行讀出動作時， 反映所選擇之記憶單元電容器之記憶内容的電位差就會出 現於位元線對上。 此時，非選擇之記憶單元的記憶電晶體由於在全部截止 狀態下記憶單元電容器會變成浮動狀態，且非選擇之記憶 單元不會影響到位元線對之電位，所以利用感測放大電路 來放大出現於位元線對上的電位差，即可無障礙地進行讀 出動作。 本發明之半導體記憶裝置*由於第一及第二記憶電晶體 之一方電極係利用同一位元線接點共同連接在前述一方之 位元線上，所以可謀求集成度之提高。 由於在本發明之半導體記憶裝置之製造方法之步驟（c) 所形成的第二導電層，係利用同一配線層與位元線一體形 成，同時前述第一導電層及前述絕緣膜一起構成記憶體電 容器，所以同時具有記憶單元電容器之一方電極與位元線 的功能。 亦即，由於係在一次之配線製程的步驟（C )中形成位元 線與記憶單元電容器之一方電極，所以可謀求配線製程數 的删減。 【元件編號之說明】 1、MCI〜MCn記憶單元 2 記憶電晶體 3 記憶單元電容器

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89108367.ptd 第17頁 4 52 9 6 ϋ 圖式簡單說明 圖1顯示本發明之實施形態之DR A Μ之記憶單元構成的電 路圖。 圖2顯示實施形態之DRAM之記憶單元區域之剖面構造的 剖面圖。 圖3顯示實施形態之DRAM之記憶單元區域之平面配置的 俯視圖。 圖4顯示形成於位元線對間之複數個記憶單元構成例的 電路圖。 圖5顯示實施形態之DRAM之記憶單元之製造方法的剖面 圖。 圖6顯示實施形態之DRAM之記憶單元之製造方法的剖面 圖。 圖7顯示習知之DRAM之記憶單元構成的電路圖。 圖8顯示習知之DRAM之記憶單元區域之剖面構造的剖面 圖。 圖9顯示習知之DRAM之記憶單元區域之平面配置的俯視 圖。 圖1 0顯示習知之DRAM之記憶單元之製造方法的剖面圖。 圖11顯示習知之DRAM之記憶單元之製造方法的剖面圖。 圖1 2顯示習知之DRAM之記憶單元之製造方法的剖面圖。

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Claims (1)

1. 45296

   包含有， 六、申請專利範圍 1. 一種半導體記憶裝置，其特徵在於 位元線對；以及 設於前述位元線對間的記憶單元，而 前述記憶單元，具有， 記憶單元電容器，具有一方電極與另一方電 記憶電晶體，其一方電極連接在前述位元線對之2及 位元線上，而另一方電極連接在前述記憶體電容一方的 方電極上，且在控制電極上連接有選擇線， 之另〜 前述記憶單元電容器之一方電極係利用與前 之另一方之位元線相同的配線層一體形成。 凡線對 2.如申請專利範圍第1項之半導體記憶裝置，其十、、 記憶電晶體之控制電極與前述選擇線係由同—配 述 形成者。 、、r增一體 二3.如申請專利範圍第丨項之半導體記憶裝置，其中前 記憶單元係包含有複數個記憶單元，前述複數個記憶單元 係全部形成於前述位元線對間之區域上，前述選擇^係包 含對應前述複數個記憶單元的複數個選擇線， 、 更具備有感測放大電路’而該感測放大電路係連接在前 述位元線對上’於讀出時用以檢知及放大前述位元線對間 之電位差者。 4.如申請專利範圍第1項之半導體記憶裝置，其中前述 選擇線係包含有第一及第二選擇線， 前述記憶單元係包含有第一及第二記憶單元， 作為前述第一記憶單元之前述記憶電晶體的第一記憶電

   89108367.ptd 第19頁 ^52965 六、申請專利範圍 晶體之控制電極係連接在前述第一選擇線上，而作為前述 第二記憶單元之前述記憶電晶體的第二記憶電晶體之控制 電極係連接在前述第二選擇線上， 前述第一及第二記憶電晶體之一方電極係利用同一位元 線接點共同連接在前述一方之位元線上。 5. 如申請專利範圍第4項之半導體記憶裝置，其中前述 第一記憶電晶體之控制電極與前述第一選擇線係由同一配 線層一體形成，而前述第二記憶電晶體之控制電極與前述 第二選擇線係由同一配線層一體形成。 6. —種半導體記憶裝置之製造方法，其係包含有，. (a) 在半導體基板之表面上形成具有一方電極、另一方 電極及控制電極之記憶電晶體的步驟； (b) 在前述半導體基板上形成與前述記憶電晶體之控制 電極及一方電極互為獨立，且電連接另一方電極之第一導 電層的步驟；以及 (c) 前述第一導電層上夾著絕緣膜而形成第二導電層的 步驟，而 前述第二導電層係利用同一配線層與位元線一體形成， 同時前述第一導電層及前述絕緣膜一起構成記憶電容器。

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