JP2650733B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2650733B2 JP2650733B2 JP63208430A JP20843088A JP2650733B2 JP 2650733 B2 JP2650733 B2 JP 2650733B2 JP 63208430 A JP63208430 A JP 63208430A JP 20843088 A JP20843088 A JP 20843088A JP 2650733 B2 JP2650733 B2 JP 2650733B2
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- semiconductor
- cell array
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリセルアレイを備えた半導体集積回路
装置に関し、特に、前記メモリセルアレイの周囲に、半
導体基板中の不要な少数キャリアを捕獲する不要キャリ
ア捕獲用半導体領域を備えた半導体集積回路装置に適用
して有効な技術に関するものである。
装置に関し、特に、前記メモリセルアレイの周囲に、半
導体基板中の不要な少数キャリアを捕獲する不要キャリ
ア捕獲用半導体領域を備えた半導体集積回路装置に適用
して有効な技術に関するものである。
半導体集積回路装置の一つにダイナミックRAMがある
が、このダイナミックRAMのメモリセルは、容量素子と
選択MISFETとからなっている。そして、前記容量素子に
電荷を蓄えるか否かによって情報の書き込みを行う。こ
のため、前記容量素子中に半導体基板中の不要な少数キ
ャリアが入り込むと情報が破壊されてソフトエラーが起
る。そこで、ダイナミックRAMではメモリセルアレイの
周囲に、半導体基板中の不要な少数キャリアを捕獲する
ための半導体領域（以下、不要キャリアを捕獲用半導体
領域という）を設けている。この不要キャリア捕獲用半
導体領域は、半導体基板がp-型の場合、n+型にされる。
そして、例えば電源電位Vccあるいはそのほぼ半分すな
わち1/2Vccを印加して、半導体基板中の少数キャリアを
捕獲する。
が、このダイナミックRAMのメモリセルは、容量素子と
選択MISFETとからなっている。そして、前記容量素子に
電荷を蓄えるか否かによって情報の書き込みを行う。こ
のため、前記容量素子中に半導体基板中の不要な少数キ
ャリアが入り込むと情報が破壊されてソフトエラーが起
る。そこで、ダイナミックRAMではメモリセルアレイの
周囲に、半導体基板中の不要な少数キャリアを捕獲する
ための半導体領域（以下、不要キャリアを捕獲用半導体
領域という）を設けている。この不要キャリア捕獲用半
導体領域は、半導体基板がp-型の場合、n+型にされる。
そして、例えば電源電位Vccあるいはそのほぼ半分すな
わち1/2Vccを印加して、半導体基板中の少数キャリアを
捕獲する。
ところで、情報の読み出しは、データ線をプリチャー
ジしておき、このプリチャージされたデータ線の電位が
メモリセル中の情報を読み出したときどのように変化し
たかによって行う。前記プリチャージは、電源電位Vcc
または電位1/2Vccを給電する配線（以下、プリチャージ
給電用配線という）にプリチャージ給電用MISFETを介し
てデータ線を接続しておき、プリチャージ時に前記MISF
ETをON（オン）させることによって行う。前記プリチャ
ージ給電用配線は、例えば多結晶シリコン膜やアルミニ
ウム膜等を使って形成され、前記不要キャリア捕獲用半
導体領域のさらに外側の配線領域に設けられる。
ジしておき、このプリチャージされたデータ線の電位が
メモリセル中の情報を読み出したときどのように変化し
たかによって行う。前記プリチャージは、電源電位Vcc
または電位1/2Vccを給電する配線（以下、プリチャージ
給電用配線という）にプリチャージ給電用MISFETを介し
てデータ線を接続しておき、プリチャージ時に前記MISF
ETをON（オン）させることによって行う。前記プリチャ
ージ給電用配線は、例えば多結晶シリコン膜やアルミニ
ウム膜等を使って形成され、前記不要キャリア捕獲用半
導体領域のさらに外側の配線領域に設けられる。
本発明者は、前記プリチャージ給電用配線について検
討した結果、次の問題点を見い出した。
討した結果、次の問題点を見い出した。
すなわち、従来は前記のように、プリチャージ給電用
配線が、前記不要キャリア捕獲用半導体領域と別に配線
領域に設けられていたため、その配線領域が大きくな
り、半導体チップのサイズが大きくなるという問題点が
あった。
配線が、前記不要キャリア捕獲用半導体領域と別に配線
領域に設けられていたため、その配線領域が大きくな
り、半導体チップのサイズが大きくなるという問題点が
あった。
本発明の目的は、配線領域を小さくして半導体チップ
のサイズを小さくすることができる技術を提供すること
にある。
のサイズを小さくすることができる技術を提供すること
にある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
すなわち、半導体基板よりも高い所定の電位が印加さ
れて前記半導体基板中の不要な少数キャリアを捕獲する
不要キャリア捕獲用半導体領域を前記半導体基盤のメモ
リセルアレイの外周部に設け、前記メモリセルアレイの
上にデータ線を設けた半導体集積回路装置において、前
記データ線と前記不要キャリア捕獲用半導体領域間にプ
リチャージ給電用MISFETを有するものであり、さらには
前記不要キャリア捕獲用半導体領域は前記プリチャージ
給電用配線を兼ねることを特徴とする。
れて前記半導体基板中の不要な少数キャリアを捕獲する
不要キャリア捕獲用半導体領域を前記半導体基盤のメモ
リセルアレイの外周部に設け、前記メモリセルアレイの
上にデータ線を設けた半導体集積回路装置において、前
記データ線と前記不要キャリア捕獲用半導体領域間にプ
リチャージ給電用MISFETを有するものであり、さらには
前記不要キャリア捕獲用半導体領域は前記プリチャージ
給電用配線を兼ねることを特徴とする。
上述した手段によれば、前記不要キャリア捕獲用半導
体領域を、データ線のプリチャージに必要な電流を給電
するためのプリチャージ給電用配線として使用できるの
で、半導体基板の配線領域に前記不要キャリア捕獲用半
導体領域と別に設けられていたプリチャージ給電用配線
と、プリチャージ給電用MISFETのソース拡散層をなくし
てレイアウト領域を小さくできる。これにより、半導体
チップのサイズを小さくできる。
体領域を、データ線のプリチャージに必要な電流を給電
するためのプリチャージ給電用配線として使用できるの
で、半導体基板の配線領域に前記不要キャリア捕獲用半
導体領域と別に設けられていたプリチャージ給電用配線
と、プリチャージ給電用MISFETのソース拡散層をなくし
てレイアウト領域を小さくできる。これにより、半導体
チップのサイズを小さくできる。
以下、本発明の一実施例の半導体集積回路装置を図面
を用いて説明する。
を用いて説明する。
第１図は、本発明を適用したダイナミックRAMが構成
された一実施例の半導体集積回路装置の平面図、 第２図は、第１図に示した半導体集積回路装置のメモ
リセルアレイ及び周辺回路の一部の等価回路、 第３図は、第１図に示した半導体集積回路装置のメモ
リセルアレイの一部を拡大して示した平面図、 第４図は、第３図に示したメモリセルアレイをワード
線以外の導電層を除去して示した平面図、 第５図は、第３図のＶ−Ｖ切断線における断面図であ
る。
された一実施例の半導体集積回路装置の平面図、 第２図は、第１図に示した半導体集積回路装置のメモ
リセルアレイ及び周辺回路の一部の等価回路、 第３図は、第１図に示した半導体集積回路装置のメモ
リセルアレイの一部を拡大して示した平面図、 第４図は、第３図に示したメモリセルアレイをワード
線以外の導電層を除去して示した平面図、 第５図は、第３図のＶ−Ｖ切断線における断面図であ
る。
なお、第３図は、メモリセルアレイの構成を分り易く
するため、層間絶縁膜を図示していない。
するため、層間絶縁膜を図示していない。
第１図において、１はp-型単結晶シリコンからなる半
導体基板（すなわちチップ）であり、ダイナミックRAM
が構成されたものである。２はボンディングパッド、３
はデコーダやアドレスバッファ、センスアンプ、ワード
線ドライバー等の周辺回路が設けられている周辺回路領
域、４はメモリセルアレイである。５は不要キャリア捕
獲用半導体領域であり、n+型半導体領域からなり、電源
電位Vcc例えば5Vの1/2（すなわち1/2Vcc）が常時印加さ
れるようになっている。不要キャリア捕獲用半導体領域
５は、第１図に示したように、メモリセルアレイ４の周
りを囲んで、半導体基板１の中の不要な少数キャリアを
捕獲するものである。不要キャリア捕獲用半導体領域５
を設ける位置は、第１図に示した位置に限定されるもの
ではないが、周辺回路を構成しているｎチャネルMISFET
から少数キャリアが多く放出されるので、周辺回路領域
３とメモリセルアレイ４の間に設けるのが望ましい。
導体基板（すなわちチップ）であり、ダイナミックRAM
が構成されたものである。２はボンディングパッド、３
はデコーダやアドレスバッファ、センスアンプ、ワード
線ドライバー等の周辺回路が設けられている周辺回路領
域、４はメモリセルアレイである。５は不要キャリア捕
獲用半導体領域であり、n+型半導体領域からなり、電源
電位Vcc例えば5Vの1/2（すなわち1/2Vcc）が常時印加さ
れるようになっている。不要キャリア捕獲用半導体領域
５は、第１図に示したように、メモリセルアレイ４の周
りを囲んで、半導体基板１の中の不要な少数キャリアを
捕獲するものである。不要キャリア捕獲用半導体領域５
を設ける位置は、第１図に示した位置に限定されるもの
ではないが、周辺回路を構成しているｎチャネルMISFET
から少数キャリアが多く放出されるので、周辺回路領域
３とメモリセルアレイ４の間に設けるのが望ましい。
次に、第２図を用いて、メモリセルアレイ４及び周辺
回路３の一部の回路構成を説明する。
回路３の一部の回路構成を説明する。
第２図において、Qp1,Qp2はｐチャネルMISFETであ
り、Qn1,Qn2はｎチャネルMISFETであり、この２つのｐ
チャネルMISFET Qp1,Qp2とｎチャネルMISFET Qn1,Qn2と
で一つのセンスアンプを構成している。CS1,CS2はそれ
ぞれコモンソース線である。M1,M2,M3,M4はそれぞれメ
モリセルであり、選択MISFETと容量素子とで構成されて
いる。WL1,WL2,WL3,WL4はワード線、DL1,DL2はデータ線
である。TVPはメモリセル中の容量素子の一方の電極
（プレート電極）に所定の電位例えば1/2Vccを給電する
ための電源端子である。QnpはｎチャネルMISFET（スイ
ッチ素子）であり、データDL1,DL2をプリチャージする
ときに、プリチャージ給電用配線５とデータ線DL1を接
続するためのものである。プリチャージ給電用配５は第
１図に示した不要キャリア捕獲用半導体領域５を流用し
たものであり、その電位は例えば1/2Vccである。すなわ
ち、第１図の不要キャリア捕獲用半導体領域５と、第２
図の配線５は同じものである。Qnsは前記プリチャージ
時に、データ線DL1とデータ線DL2の間をショートさせる
ためのｎチャネルMISFETである。ΦＰは信号配線であ
り、プリチャージ時にｎチャネルMISFET Qnp及びｎチャ
ネルMISFET QnsをON（オン）させるためのものである。
すなわち、プリチャージ時に信号配線ΦＰの電位を1/2V
cc＋VTH（ｎチャネルMISFETのしきい値）にすると、プ
リチャージ給電用配線５からデータ線DL1に電位1/2Vcc
が給電される。このとき、ｎチャネルMISFET QnsもONす
るので、データ線DL1及びデータ線DL2が共に電位1/2Vcc
となる。そして、メモリセルM1〜M4から情報を読み出す
ときには、信号配線ΦＰをセンスアンプが動作するまで
の小信号時に1/2Vcc＋VTH以下の電位にしてｎチャネルM
ISFET Qnp,QnsをOFFし、センスアンプON後の大信号時に
はVssにする。信号配線ΦＰは、ワード線WL1〜WL4と同
層の導電膜からなっている。本実施例のダイナミックRA
Mは、一つのセンスアンプに２本のデータ線DLが接続さ
れたホールデッドビッドライン方式のダイナミックRAM
である。前記ｎチャネルMISFET Qnp及びQnsは、その同
じセンスアンプに接続される２本のデータ線DLごとに設
けられる。
り、Qn1,Qn2はｎチャネルMISFETであり、この２つのｐ
チャネルMISFET Qp1,Qp2とｎチャネルMISFET Qn1,Qn2と
で一つのセンスアンプを構成している。CS1,CS2はそれ
ぞれコモンソース線である。M1,M2,M3,M4はそれぞれメ
モリセルであり、選択MISFETと容量素子とで構成されて
いる。WL1,WL2,WL3,WL4はワード線、DL1,DL2はデータ線
である。TVPはメモリセル中の容量素子の一方の電極
（プレート電極）に所定の電位例えば1/2Vccを給電する
ための電源端子である。QnpはｎチャネルMISFET（スイ
ッチ素子）であり、データDL1,DL2をプリチャージする
ときに、プリチャージ給電用配線５とデータ線DL1を接
続するためのものである。プリチャージ給電用配５は第
１図に示した不要キャリア捕獲用半導体領域５を流用し
たものであり、その電位は例えば1/2Vccである。すなわ
ち、第１図の不要キャリア捕獲用半導体領域５と、第２
図の配線５は同じものである。Qnsは前記プリチャージ
時に、データ線DL1とデータ線DL2の間をショートさせる
ためのｎチャネルMISFETである。ΦＰは信号配線であ
り、プリチャージ時にｎチャネルMISFET Qnp及びｎチャ
ネルMISFET QnsをON（オン）させるためのものである。
すなわち、プリチャージ時に信号配線ΦＰの電位を1/2V
cc＋VTH（ｎチャネルMISFETのしきい値）にすると、プ
リチャージ給電用配線５からデータ線DL1に電位1/2Vcc
が給電される。このとき、ｎチャネルMISFET QnsもONす
るので、データ線DL1及びデータ線DL2が共に電位1/2Vcc
となる。そして、メモリセルM1〜M4から情報を読み出す
ときには、信号配線ΦＰをセンスアンプが動作するまで
の小信号時に1/2Vcc＋VTH以下の電位にしてｎチャネルM
ISFET Qnp,QnsをOFFし、センスアンプON後の大信号時に
はVssにする。信号配線ΦＰは、ワード線WL1〜WL4と同
層の導電膜からなっている。本実施例のダイナミックRA
Mは、一つのセンスアンプに２本のデータ線DLが接続さ
れたホールデッドビッドライン方式のダイナミックRAM
である。前記ｎチャネルMISFET Qnp及びQnsは、その同
じセンスアンプに接続される２本のデータ線DLごとに設
けられる。
次に、第３図乃至第５図を用いて、メモリセルアレイ
領域４の周辺部分の構成を説明する。
領域４の周辺部分の構成を説明する。
第３図乃至第５図において、12はフィールド絶縁膜、
13はｐ型チャネルストッパ領域である。メモリセルの選
択MISFETは、薄い酸化シリコン膜からなるゲート絶縁膜
９と、ゲート電極を兼ねるワード線WLと、ソース，ドレ
イン領域を成すn+型半導体領域10及びｎ型半導体領域11
と、チャネル領域とで構成されている。15は酸化シリコ
ン間からなるサイドウォールである。メモリセルの容量
素子は、一方の電極となるn+型半導体領域６と、例えば
薄い酸化シリコン膜からなる誘導体膜７と、例えば多結
晶シリコン膜からなるプレート電極８とで構成されてい
る。なお、第４図では、フィールド絶縁膜12のパターン
を分り易くするため、フィールド絶縁膜12に黒い点
（・）を多数付して示している。第１図に示した不要キ
ャリア捕獲用半導体領域５のメモリセルアレイ４に対向
する側のパターンは、第３図及び第４図に示すように、
メモリセルのパターンを繰り返えすようなパターンをし
ており、またメモリセルアレイ４の最外周部のメモリセ
ルとの間には、メモリセルアレイ４の中央部におけるメ
モリセル同志の間隔と同じにされている。このようにす
ることで、フィールド絶縁膜12を形成するときに、メモ
リセルアレイ領域４の最外周部のメモリセルの周囲のフ
ィールド絶縁膜12が、メモリセルアレイ領域４の中央部
のフィールド絶縁膜12と同じように形成されるようにし
ている。不要キャリア捕獲用半導体領域５は、容量素子
のn+型半導体領域６と同じ工程で形成されたものであ
る。そして、不要キャリア捕獲用半導体領域５の上には
薄い絶縁膜（すなわち誘電体膜）７が形成されており、
さらにその上にはプレート電極８が設けられている。第
４図の点線で囲んだ領域Qnpは、第２図のｎチャネルMIS
FET Qnpが構成される領域である。この領域Qnpでは、メ
モリセルアレイ４の選択MISFETが形成される領域と同じ
ように、プレート電極８が除去されている。このため、
プレート電極８は、メモリセルアレイ４から不要キャリ
ア捕獲用半導体領域５の上まで同様のパターンになって
いる。このようにすることで、製造工程におけるワード
線WL、層間絶縁膜16、接続孔17等の形成状態がメモリセ
ルアレイ４の最外周部とそれより内側とで同じになるよ
うにしている。前記半導体基板１のプレート電極８から
露出している領域Qnpには、メモリセルの選択MISFETが
設けられている領域と同様に、薄い酸化シリコン膜から
なるゲート絶縁膜９が設けられている。プレート電極８
の表面には熱酸化によって酸化シリコン膜14が形成され
ている。そして、メモリセルアレイ４においては、酸化
シリコン膜14の上にワード線WLが設けられており、不要
キャリア捕獲用半導体領域５の上においては信号配線Φ
Ｐ（第２図参照）が設けられている。この信号配線ΦＰ
は、メモリセルアレイ４の最外周部のワード線WLの配線
容量と、メモリセルアレイ４の中央部のワード線WLの配
線容量とを同じにするためのものであり、また、ワード
線WLを形成するときに、メモリセルアレイ領域４の最外
周部のワード線WLの形状がメモリセルアレイ領域４の中
央部のワード線WLと同じに形成されるようにするための
ものでもある。すなわち、信号配線ΦＰは、メモリセル
アレイ４の最外周部のワード線WLの形状保障としての機
能も有する。第２図に示したｎチャネルMISFET Qnpは、
第４図及び第５図に示すように、メモリセルの選択MISF
ETと同様に、ゲート絶縁膜９と、信号配線ΦＰからなる
ゲート電極と、ソース，ドレイン領域を成すn+型半導体
領域10及びｎ型半導体領域11と、チャネル領域とで構成
されている。ｎチャネルMISFET Qnpの２つのn+型半導体
領域10のうちの一方は、不要キャリア捕獲用半導体領域
５に接続しており、他方のn+型半導体領域10にはデータ
線DLが接続している。データ線DLをプリチャージすると
きにｎチャネルMISFET QnpをONさせると、電位1/2Vccに
されている不要キャリア捕獲用半導体領域５からｎチャ
ネルMISFET Qnpを介してデータ線DLに電流が流れる。す
なわち、不要キャリア捕獲用半導体領域５は、データ線
DLをプリチャージするためのプリチャージ給電用配線と
して使用される。これにより、半導体基板１の上に、例
えば多結晶シリコン膜あるいはアルミニウム膜等で形成
されていたプリチャージ給電用配線を設けないようにし
て、半導体基板１の上の配線領域を小さくしている。前
記データ線DLが接続されているn+型半導体領域10は、メ
モリセルアレイ領域４の最外周部のメモリセルの選択MI
SFETのn+型半導体領域10と共用するようになっている。
13はｐ型チャネルストッパ領域である。メモリセルの選
択MISFETは、薄い酸化シリコン膜からなるゲート絶縁膜
９と、ゲート電極を兼ねるワード線WLと、ソース，ドレ
イン領域を成すn+型半導体領域10及びｎ型半導体領域11
と、チャネル領域とで構成されている。15は酸化シリコ
ン間からなるサイドウォールである。メモリセルの容量
素子は、一方の電極となるn+型半導体領域６と、例えば
薄い酸化シリコン膜からなる誘導体膜７と、例えば多結
晶シリコン膜からなるプレート電極８とで構成されてい
る。なお、第４図では、フィールド絶縁膜12のパターン
を分り易くするため、フィールド絶縁膜12に黒い点
（・）を多数付して示している。第１図に示した不要キ
ャリア捕獲用半導体領域５のメモリセルアレイ４に対向
する側のパターンは、第３図及び第４図に示すように、
メモリセルのパターンを繰り返えすようなパターンをし
ており、またメモリセルアレイ４の最外周部のメモリセ
ルとの間には、メモリセルアレイ４の中央部におけるメ
モリセル同志の間隔と同じにされている。このようにす
ることで、フィールド絶縁膜12を形成するときに、メモ
リセルアレイ領域４の最外周部のメモリセルの周囲のフ
ィールド絶縁膜12が、メモリセルアレイ領域４の中央部
のフィールド絶縁膜12と同じように形成されるようにし
ている。不要キャリア捕獲用半導体領域５は、容量素子
のn+型半導体領域６と同じ工程で形成されたものであ
る。そして、不要キャリア捕獲用半導体領域５の上には
薄い絶縁膜（すなわち誘電体膜）７が形成されており、
さらにその上にはプレート電極８が設けられている。第
４図の点線で囲んだ領域Qnpは、第２図のｎチャネルMIS
FET Qnpが構成される領域である。この領域Qnpでは、メ
モリセルアレイ４の選択MISFETが形成される領域と同じ
ように、プレート電極８が除去されている。このため、
プレート電極８は、メモリセルアレイ４から不要キャリ
ア捕獲用半導体領域５の上まで同様のパターンになって
いる。このようにすることで、製造工程におけるワード
線WL、層間絶縁膜16、接続孔17等の形成状態がメモリセ
ルアレイ４の最外周部とそれより内側とで同じになるよ
うにしている。前記半導体基板１のプレート電極８から
露出している領域Qnpには、メモリセルの選択MISFETが
設けられている領域と同様に、薄い酸化シリコン膜から
なるゲート絶縁膜９が設けられている。プレート電極８
の表面には熱酸化によって酸化シリコン膜14が形成され
ている。そして、メモリセルアレイ４においては、酸化
シリコン膜14の上にワード線WLが設けられており、不要
キャリア捕獲用半導体領域５の上においては信号配線Φ
Ｐ（第２図参照）が設けられている。この信号配線ΦＰ
は、メモリセルアレイ４の最外周部のワード線WLの配線
容量と、メモリセルアレイ４の中央部のワード線WLの配
線容量とを同じにするためのものであり、また、ワード
線WLを形成するときに、メモリセルアレイ領域４の最外
周部のワード線WLの形状がメモリセルアレイ領域４の中
央部のワード線WLと同じに形成されるようにするための
ものでもある。すなわち、信号配線ΦＰは、メモリセル
アレイ４の最外周部のワード線WLの形状保障としての機
能も有する。第２図に示したｎチャネルMISFET Qnpは、
第４図及び第５図に示すように、メモリセルの選択MISF
ETと同様に、ゲート絶縁膜９と、信号配線ΦＰからなる
ゲート電極と、ソース，ドレイン領域を成すn+型半導体
領域10及びｎ型半導体領域11と、チャネル領域とで構成
されている。ｎチャネルMISFET Qnpの２つのn+型半導体
領域10のうちの一方は、不要キャリア捕獲用半導体領域
５に接続しており、他方のn+型半導体領域10にはデータ
線DLが接続している。データ線DLをプリチャージすると
きにｎチャネルMISFET QnpをONさせると、電位1/2Vccに
されている不要キャリア捕獲用半導体領域５からｎチャ
ネルMISFET Qnpを介してデータ線DLに電流が流れる。す
なわち、不要キャリア捕獲用半導体領域５は、データ線
DLをプリチャージするためのプリチャージ給電用配線と
して使用される。これにより、半導体基板１の上に、例
えば多結晶シリコン膜あるいはアルミニウム膜等で形成
されていたプリチャージ給電用配線を設けないようにし
て、半導体基板１の上の配線領域を小さくしている。前
記データ線DLが接続されているn+型半導体領域10は、メ
モリセルアレイ領域４の最外周部のメモリセルの選択MI
SFETのn+型半導体領域10と共用するようになっている。
以上、説明したことから分るように、本実施例のダイ
ナミックRAMによれば、半導体基板１より高い所定の電
位（すなわち電位1/2Vcc）が印加されて前記半導体基板
１中の不要な少数キャリアを捕獲する不要キャリア捕獲
用半導体領域５をメモリセルアレイ４の外周部に設け、
前記メモリセルアレイ４の上のデータ線DLを設けた半導
体集積回路装置において、前記データ線DLを前記不要キ
ャリア捕獲用半導体領域５に接続するスイッチ素子（ｎ
チャネルMISFET Qnp）を前記半導体基板１の前記不要キ
ャリア捕獲用半導体領域５の近傍に設けたことにより、
前記不要キャリア捕獲用半導体領域５を、データ線DLの
プリチャージ時にそのデータ線DLに所定の電位（電位1/
2Vcc）を印加するためのプリチャージ給電用配線として
使用できるので、前記不要キャリア捕獲用半導体領域と
別に半導体基板の配線領域に設けられていたプリチャー
ジ給電用配線をなくして前記配線領域を小さくできる。
これにより、半導体チップ１のサイズを小さくできる。
ナミックRAMによれば、半導体基板１より高い所定の電
位（すなわち電位1/2Vcc）が印加されて前記半導体基板
１中の不要な少数キャリアを捕獲する不要キャリア捕獲
用半導体領域５をメモリセルアレイ４の外周部に設け、
前記メモリセルアレイ４の上のデータ線DLを設けた半導
体集積回路装置において、前記データ線DLを前記不要キ
ャリア捕獲用半導体領域５に接続するスイッチ素子（ｎ
チャネルMISFET Qnp）を前記半導体基板１の前記不要キ
ャリア捕獲用半導体領域５の近傍に設けたことにより、
前記不要キャリア捕獲用半導体領域５を、データ線DLの
プリチャージ時にそのデータ線DLに所定の電位（電位1/
2Vcc）を印加するためのプリチャージ給電用配線として
使用できるので、前記不要キャリア捕獲用半導体領域と
別に半導体基板の配線領域に設けられていたプリチャー
ジ給電用配線をなくして前記配線領域を小さくできる。
これにより、半導体チップ１のサイズを小さくできる。
以上、本発明を実例例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
不要キャリア捕獲用半導体領域を、データ線のプリチ
ャージ時にデータ線に電流を給電するためのプリチャー
ジ給電用配線として使用するので、前記不要キャリア捕
獲用半導体領域と別に配線領域に設けられていたプリチ
ャージ給電用配線をなくして前記配線領域を小さくでき
る。これにより、半導体チップのサイズを小さくでき
る。
ャージ時にデータ線に電流を給電するためのプリチャー
ジ給電用配線として使用するので、前記不要キャリア捕
獲用半導体領域と別に配線領域に設けられていたプリチ
ャージ給電用配線をなくして前記配線領域を小さくでき
る。これにより、半導体チップのサイズを小さくでき
る。
第１図は、本発明を適用したダイナミックRAMが構成さ
れた一実施例の半導体集積回路装置の平面図、 第２図は、第１図に示した半導体集積回路装置のメモリ
セルアレイ及び周辺回路の一部の等価回路、 第３図は、第１図に示した半導体集積回路装置のメモリ
セルアレイの一部を拡大して示した平面図、 第４図は、第３図に示したメモリセルアレイをワード線
のみを残して他の導電層を除去して示した平面図、 第５図は、第３図のＶ−Ｖ切断線における断面図であ
る。 Ｍ……メモリセル、Qp1,Qp2,Qn1,Qn2……センスアンプ
を構成するMISFET、WL1〜WL4……ワード線、DL1,DL2…
…データ線、Qnp,Qns……ｎチャネルMISFET、３……周
辺回路領域、４……メモリセルアレイ、５……不要キャ
リア捕獲用半導体領域（n+層）、８……プレート電極、
12……フィールド絶縁膜。
れた一実施例の半導体集積回路装置の平面図、 第２図は、第１図に示した半導体集積回路装置のメモリ
セルアレイ及び周辺回路の一部の等価回路、 第３図は、第１図に示した半導体集積回路装置のメモリ
セルアレイの一部を拡大して示した平面図、 第４図は、第３図に示したメモリセルアレイをワード線
のみを残して他の導電層を除去して示した平面図、 第５図は、第３図のＶ−Ｖ切断線における断面図であ
る。 Ｍ……メモリセル、Qp1,Qp2,Qn1,Qn2……センスアンプ
を構成するMISFET、WL1〜WL4……ワード線、DL1,DL2…
…データ線、Qnp,Qns……ｎチャネルMISFET、３……周
辺回路領域、４……メモリセルアレイ、５……不要キャ
リア捕獲用半導体領域（n+層）、８……プレート電極、
12……フィールド絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斎藤 博身 東京都小平市上水本町1448番地 日立超 エル・エス・アイエンジニアリング株式 会社内 (72)発明者 有働 信治 東京都小平市上水本町1448番地 日立超 エル・エス・アイエンジニアリング株式 会社内 (72)発明者 石井 京子 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 宇田川 哲 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (56)参考文献 特開 昭62−165359（ＪＰ，Ａ) 特開 昭62−224070（ＪＰ，Ａ) 特開 昭60−52053（ＪＰ，Ａ) 特開 昭62−261169（ＪＰ，Ａ) 特開 昭63−34972（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半導体基板よりも高い所定の電位が印加さ
れて前記半導体基板中の不要な少数キャリアを捕獲する
不要キャリア捕獲用半導体領域を前記半導体基板のメモ
リセルアレイと周辺回路領域との間に有し、前記メモリ
セルアレイの上にデータ線を有する半導体集積回路装置
において、前記データ線と前記不要キャリア捕獲用半導
体領域間にプリチャージ給電用MISFETを有することを特
徴とする半導体集積回路装置。 - 【請求項２】前記プリチャージ給電用MISFETのソース領
域は、前記不要キャリア捕獲用半導体領域の一部である
ことを特徴とする特許請求の範囲第１項に記載の半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208430A JP2650733B2 (ja) | 1988-08-24 | 1988-08-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208430A JP2650733B2 (ja) | 1988-08-24 | 1988-08-24 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0258378A JPH0258378A (ja) | 1990-02-27 |
| JP2650733B2 true JP2650733B2 (ja) | 1997-09-03 |
Family
ID=16556083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63208430A Expired - Lifetime JP2650733B2 (ja) | 1988-08-24 | 1988-08-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2650733B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5539238A (en) * | 1992-09-02 | 1996-07-23 | Texas Instruments Incorporated | Area efficient high voltage Mosfets with vertical resurf drift regions |
-
1988
- 1988-08-24 JP JP63208430A patent/JP2650733B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0258378A (ja) | 1990-02-27 |
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