JP3181046B2 - 不揮発性メモリ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性メモリに係
り、特に読み出しマージンを大きくとることのできる不
揮発性メモリに関する。

【０００２】

【従来の技術】電気的にデータの書換えが可能で、無電
源状態でデータを保持することができる半導体記憶装置
の一例であるＭＦＭＩＳ構造のメモリトランジスタをマ
トリックス状に配列してなるメモリセルは、たとえば図
５に示されるように、1個の選択トランジスタと2個のメ
モリキャパシタとで構成した1Ｔ／2Ｃメモリセル構造が
提案されている。この構造ではメモリキャパシタの一方
の電極が共通接続され、選択トランジスタのゲート電極
に接続されるとともに、このメモリキャパシタの他方の
電極はそれぞれ選択トランジスタのソースおよびドレイ
ンに接続されている。従って、ソース・ドレイン電圧Ｖ
_SDとゲート電圧Ｖ_Gとを独立して設定することができな
いという問題がある。

【０００３】この半導体記憶装置において、横方向各行
のメモリセルのソースは連結されてビットラインＢＬ
１、ＢＬ２…とされ、縦方向各列に並ぶメモリセルのド
レインが連結されてワードラインWＬ１、WＬ２…として
構成されている。

【０００４】このメモリセルの構造は、図６に断面説明
図を示すように、強誘電体／半導体界面にバッファ層と
して金属層（Ｍ）と絶縁体層（Ｉ）とを介在させたＭＦ
ＭＩＳ構造のＦＥＴを提案している。このＭＦＭＩＳ構
造のＦＥＴは、半導体基板１のソース・ドレイン領域
Ｓ、Ｄ間に形成されるチャネル領域上に、ゲート酸化膜
３、フローティングゲート４、強誘電体膜５、コントロ
ールゲート６を順次積層してなるものである。

【０００５】この構造では通常半導体基板1を設置し、
図７（ａ）に示すようにコントロールゲート６に正の電
圧を与えると、強誘電体膜５は分極反転を起こす。コン
トロールゲート６の電圧を除去しても、強誘電体膜５の
残留分極により、チャネル形成領域には負の電荷が発生
する。これを「１」の状態とする。

【０００６】逆に、コントロールゲート６に負の電圧を
与えると、強誘電体膜５は逆方向に分極反転を起こす。
コントロールゲート６の電圧を除去しても、強誘電体膜
５の残留分極によりチャネル形成領域には正の電荷が発
生する。これを「０」の状態とする。このようにしてＦ
ＥＴに情報「１」または「０」の書き込みを行うことが
できるようになっている。図７（ａ）および図７（ｂ）
はそれぞれ情報「１」および「０」の書き込みを行った
状態を示す。

【０００７】書き込まれた情報の読み出しは、コントロ
ールゲートに読み出し電圧Ｖ_rを与えることによって実
行される。読み出し電圧Ｖ_rは、「１」の状態における
閾値電圧Ｖ_th1と「０」の状態における閾値電圧Ｖ_th0と
の間の値に設定されている。そして、コントロールゲー
ト８に読み出し電圧Ｖｒを与えたとき、ドレイン電流が
流れたか否かを検出することにより、書き込まれた情報
が「１」であったか、「０」であったかを判別すること
ができるようになっている。

【０００８】このように、ＭＦＭＩＳ構造のＦＥＴによ
れば、一つの素子で一つのメモリセルを構成することが
でき、非破壊読み出しを良好に行うことが可能となる。

【０００９】そのため、両者の識別を行うことができ
る。

【００１０】

【発明が解決しようとする課題】しかしながら、ゲート
絶縁膜による容量Ｃ_OXよりもメモリキャパシタの容量Ｃ
_f1、Ｃ_f2が十分に大きい場合、通常ゲート電圧Ｖ_GはＶ_G
＝１/２Ｖ_SDとなり、“１”書き込み時と“０”書き込
み時のドレイン電流Ｉ_Dとソース・ドレイン電圧Ｖ_SDと
の関係はそれぞれ、図７（ａ）、図７（ｂ）に示したよ
うになっており、読み出しに際しては、これらの値を識
別できるように、中間の電圧を設定しなければならな
い。従って、図８に示すように“１”書き込み時の最小
レベルと、“０”書き込み時の最大レベルの間に読み出
し電圧Ｖ_rをとろうとすると、“１”“０”の読み出し
マージンが小さいという問題があった。従って、“０”
書き込みのなされたセルであっても、坑電界を超える場
合があり、０”書き込みのなされたはずのセルに“１”
書き込みがなされたと判断されたり、その逆となる場合
があった。

【００１１】本発明は前記実情に鑑みてなされたもの
で、誤読み出しを生じることなく、信頼性の高い読み出
し特性を得ることのできる不揮発性メモリを提供するこ
とを目的とする。

【００１２】

【課題を解決するための手段】半導体基板に形成された
ソース・ドレイン領域間の前記半導体基板表面に、ゲー
ト絶縁膜を介してフローティングゲートと、強誘電体層
と、コントロールゲートとを順次積層してなるＭＦＭＩ
Ｓ構造のトランジスタをマトリックス状に配列してなる
不揮発性メモリにおいて、前記コントロールゲートをワ
ード線に、前記ソース領域をソースラインに、前記ドレ
イン領域をドレインラインに接続すると共に、前記フロ
ーティングゲートとの間にキャパシタを形成するように
構成された書き込みゲートからなるフローティングライ
ンを具備し、前記マトリックスの同一行方向のワードラ
インおよびソースラインが共通接続されるとともに、前
記マトリックスの同一列方向のドレインラインおよびフ
ローティングラインが共通接続され、ソース・ドレイン
電圧とゲート電圧とを独立して設定可能に構成したこと
を特徴とする。

【００１３】また、本発明の第２では、１メモリセル
が、半導体基板表面に形成されたソース・ドレイン領域
間の前記半導体基板表面に、ゲート絶縁膜を介してフロ
ーティングゲートと、強誘電体層と、コントロールゲー
トとを順次積層し、ＭＦＭＩＳ構造のＦＥＴを構成する
とともに、前記フローティングゲートが素子分離絶縁膜
上に伸長し、前記フローティングゲートは、前記素子分
離絶縁膜の上に形成された書き込みゲートとの間にキャ
パシタ絶縁膜を具備し、キャパシタを構成していること
を特徴とする。

【００１４】

【作用】ところで、このようなＭＦＭＩＳトランジスタ
は、ソース・ドレイン電圧とゲート電圧とを独立して設
定することができるため、図１に電流電圧特性を示すよ
うに、読み出しマージンを大きくとることができ、誤読
み出しを低減し、信頼性の高い不揮発性メモリを提供す
ることが可能となる。

【００１５】また、本発明の第2では、上記効果に加
え、素子分離絶縁膜上に伸長したフローティングゲート
によってキャパシタを構成するようにしているため、1
セルの面積を増大することなく上記構造を実現すること
ができる。

【００１６】

【発明の実施の形態】次に、図面を参照しつつ本発明の
不揮発性メモリおよびその駆動方法について説明する。

【００１７】本発明の不揮発性メモリは、その一実施形
態の回路説明図を図１に示すように、半導体基板にマト
リクス状にＭＦＭＩＳ構造のメモリトランジスタからな
るメモリセルが配列されてなるものである。そしてメモ
リトランジスタ1個で１メモリセルを構成し、縦横にメ
モリセルが配列されることにより、横方向各行のメモリ
セルのソースは連結されてソースラインＳＬ１、ＳＬ２
…とされ、縦方向各列に並ぶメモリセルのドレインが連
結されてドレインラインＤＬ１、ＤＬ２…とされ、フロ
ーティングゲートの下層に形成されたキャパシタの電極
（書き込みゲート）が列方向に配列されて、フローティ
ングラインＦＬ１、ＦＬ２…とされ、横方向各行に並ぶ
メモリセルのコントロールゲートは連結されてワードラ
インＷＬ１、ＷＬ２…n として構成され、ソース・ドレ
イン電圧とゲート電圧とを独立して設定できるように
し、十分に読み出しマージンをとることができるように
したものである。

【００１８】そして、図１の縦方向に並ぶメモリセルの
列を選択するカラムラインでは、この例では、たとえば
６列、８列程度をまとめて選択するように構成され、そ
の選択された列のデータに対してまとめて電位を設定で
きるように構成されている。紙面の縦方向に並ぶメモリ
セルにおいては各トランジスタのドレイン領域をそれぞ
れ連結してドレインラインＤＬが形成され、キャパシタ
電極（書き込みゲート）を連結してフローティングライ
ンＦＬが、形成され、その選択された列のデータがまと
めて電位設定できるように構成されている。

【００１９】一方、紙面の横方向に並ぶメモリセルにお
いては各トランジスタのソース領域をそれぞれ連結して
ソースラインＳＬが形成され、コントロールゲートを連
結してワードラインＷＬが、形成され、その選択された
行のデータがまとめて電位設定できるように構成されて
いる。

【００２０】このメモリセルの１セルユニットは図２
（ａ）（ｂ）に示すように、半導体基板表面に形成され
たソース・ドレイン領域間の前記半導体基板１表面に、
ゲート絶縁膜３を介してフローティングゲート４と、強
誘電体層５と、コントロールゲート６とを順次積層して
なるＭＦＭＩＳ構造のＦＥＴにおいて、前記フローティ
ングゲートが素子分離絶縁膜上に伸長し、前記フローテ
ィングゲートは、前記素子分離絶縁膜の上に形成された
キャパシタ電極７との間にキャパシタ絶縁膜８を具備
し、キャパシタを構成していることを特徴とする

【００２１】かかる構成によれば、従来と同様に通常の
方法によって読み出されるが、図３に示すように、各ラ
インの電位を設定することにより、図４に示すように、
“１”“０の読み出しマージンを大きくとることがで
き、誤動作の少ないメモリを得ることが可能となる。

【００２２】前記実施例では、ＭＦＭＩＳ構造の強誘電
体メモリについて説明したが、これに限定されることな
く、フローティングゲートと書き込み電極との間に形成
するキャパシタ絶縁膜は強誘電体膜に限定されることな
く、高誘電率誘電体でもよく、また通常の誘電体でもよ
い。

【００２３】

【発明の効果】以上説明してきたように本発明の不揮発
性メモリによれば、読み出しマージンを大きくとること
ができるように、ソース・ドレイン電圧とゲート電圧と
を独立して設定できるようにし、信頼性の高い読み出し
を行うことが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の不揮発性メモリの等価
回路を示す図である。

【図２】同不揮発性メモリの上面図および断面図であ
る。

【図３】同不揮発性メモリの各ラインへの印加電圧を示
す図である。

【図４】同不揮発性メモリのソース・ドレイン電圧とド
レイン電流との関係を示す図である。

【図５】従来例のメモリセルを示す図である。

【図６】従来例の不揮発性メモリの構造図である。

【図７】従来例の不揮発性メモリの選択セルに書き込み
（“１”）（“０”）を行った場合の信号状態を示す図
である。

【図８】従来例の不揮発性メモリの読み出しマージンを
示す図である。

【符号の簡単な説明】 １ シリコン基板 Ｓ ソース領域 Ｄ ドレイン領域 ２ 素子分離絶縁膜 ３ ゲート絶縁膜 ４ フローティングゲート ５ 強誘電体膜 ６ コントロールゲート ７ 書き込みゲート（キャパシタ電極） ８ キャパシタ絶縁膜

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/105 G11C 11/22 H01L 21/8247 H01L 29/788 H01L 29/792

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板に形成されたソース・ドレイン
   領域間の前記半導体基板表面に、ゲート絶縁膜を介して
   フローティングゲートと、強誘電体層と、コントロール
   ゲートとを順次積層してなるＭＦＭＩＳ構造のトランジ
   スタをマトリックス状に配列してなる不揮発性メモリに
   おいて、 前記コントロールゲートをワード線に、前記ソース領域
   をソースラインに、前記ドレイン領域をドレインライン
   に接続すると共に、 前記フローティングゲートとの間にキャパシタを形成す
   るように構成された書き込みゲートからなるフローティ
   ングラインを具備し、 前記マトリックスの同一行方向のワードラインおよびソ
   ースラインが共通接続されるとともに、 前記マトリックスの同一列方向のドレインラインおよび
   フローティングラインが共通接続され、 ソース・ドレイン電圧とゲート電圧とを独立して設定可
   能に構成したことを特徴とする不揮発性メモリ。
2. 【請求項２】１メモリセルが、半導体基板表面に形成さ
   れたソース・ドレイン領域間の前記半導体基板表面に、 ゲート絶縁膜を介してフローティングゲートと、強誘電
   体層と、コントロールゲートとを順次積層し、ＭＦＭＩ
   Ｓ構造のＦＥＴを構成するとともに、 前記フローティングゲートが素子分離絶縁膜上に伸長
   し、前記フローティングゲートは、前記素子分離絶縁膜
   の上に形成された書き込みゲートとの間にキャパシタ絶
   縁膜を具備し、キャパシタを構成していることを特徴と
   する不揮発性メモリ。