TW420903B - Duty cycle correction circuit for correcting duty cycle of data and method therefor - Google Patents

Description

五、發明說明（1) 發明之背寻 1.發明之領域 本發明係關於一種記憶體積體電路， 有不穩定工作週期之資料為.具有50%工^ —種供修正具 作週期修正電路。 ％工作週期之資料之工 2.相關技藝之說明 一 ^近，一種記憶體積體電路以頻率數百死赫操 二=脈訊號之跳脫點處理資料，以便在短時間内 貝科。為供此種操作，需要一種電路，供使自外面蝓入 時脈訊號之工作週期回復至50% ,並應使用自工作週1 復電路輸出之時脈訊號接收資料。 ’° 圖1為一種習知Rambus DRAM半導體裝置之輸入接收器之 方塊圖。請參照圖1，一輸入接收器丨接收—時脈訊號 二資料DB及—參考電壓Vref，轉換f料⑽之電壓^位 千’亚輸出結果。通常’自外面輸入至Rambus dram之資 料有二電晶體電晶體邏輯（TTL)電位準，並且在Rambus 、 DRAM操作之訊號均有一互補金屬氧化物半導體（cM〇s)電乜 午5因此’輸入接收器101放大輸入資料與參考電壓

Vref間之差，以將資料”自τη電平轉換至CM〇s電平；並 輸出CMOS電平之資料DB。時脈訊號Pcu為一工作週期修正 之訊號。 ^ — 如圓2A所示，在資料DB及時脈訊號pclk之工作週期均為 〇 /〇時，資料D β之設定時間（t s )及保待時間（t h )之和等於 0 4。在此，R am bu s D R A Μ在設苳時間（t s )及保持時間（t h )

第6頁 五、發^---—------ 可具有最大容限。然而，如果資料DB及時脈訊號PCLK之工 作週期為在40%之允許範圍，時脈訊號PCLK之工作週期便 回復至50 % ’供在Rambus DRAM操作，同時資料DB按現狀輪 入至輸入接收器1 (Π。在此情形，在工作週期巳減少至4 〇 % 之間隔’其設定時間（ts)及保持時間（th)便較之具有工作 週期5 0 %之資料減少。如果資料Dβ及時脈訊號pc LK之工作 週期為在6 0 %之允許範圍以内，設定時間（t s )及保持時間 (th )較之具有工作週期5 0%之資料增加。 如以上所說明，如果資料之工作週期短於或長於5〇% , 在資料之一邊緣之設定時間（ts)及保持時間（便減少或 增加，從而如改變一樣多使容限減低。 發明之概述 為解決以上問題’本發明之第一目的，為提供一種工作 週期修正電路，供修正資料之不穩定工作週期實際為 5 0%。 u’ .... 本發明之第二目的’為提供一種具有工作週期修正電路 之記憶體積體電路。 本知明之第二目的’為提供一種方法’供修正資料之工 作週期。 ^ 為達成本發明之第一目的，本案提俣一種工作週期修正 電路包含：一時脈工作週期修正器，偎接收—外部時脈气 號，以產生至少二工作週期控制訊號，其與時脆訊號之; 作週期誤差成比例，並在比例有所不同，及—内部時脈訊 號；一第一參考電壓產生器，偎產生一第—參考電壓；一

Λ 2 Ο 90 3 五、發明說明（3) 第二參考電壓產生器，供接收第一參考電壓以及第一及第 二工作週期控制訊號，累加第一參考電壓以及第一及第二 工作週期控制訊號，並放大累加之結果，以產生一第二參 考電壓；以及一翰入接收器，供接收翰入資料，内部時脈 訊號及第二參考電壓，響應内部時脈訊號而比較資斜及第 二參考電壓，並放大比較之結果，以修正資料之工作週 期。 為達成本發明之第二目的，本案提供一種記憶體積體電 路包含：許多墊片；一延遲鎖定回路，供經由許多墊片中 之第一墊片接收一外部時脈訊號，以產生與分別具有不同 比例之外部時脈訊號之工作週期誤差成比例之第一及第二 工作週期控制訊號，及一藉修正外部時脈訊號之工作週期 所獲得之内部時脈訊號；一第一參考電壓產生器，侔產生 第一參考電壓；一第二參考電壓產生器，供接收第一參考 電壓以及第一及第二工作週期控制訊號，累加第一參考電 壓以及第一及第二工作週期控制訊號，並放大累加之結 果，以產生一第二參考電壓；及一輸入接收器，供接收經 由許多墊片之第二墊片自外面輸入之資料，内部時热訊號 及第二參考電壓，響應内部時脈訊號而比較資料及第二參 考電壓，並放大比較之結杲，以修正資料之工作週期。 為達成本發明之第三目的，本案提供一種方法，俣修正 輸入資料之工作週期，包含下列步驟：（a)產生與分別有 不同比例之外部時脈訊號之工作.週期誤差成比例之第一及 第二工作週期控制訊號，一内部時脈訊號，及一第一參考

第8頁 3 i磷 ... ·,τ- 五、發明說明（4) 電壓；（b)累加第一參考電壓，以及苐一及第二工作週期 控制訊號1並放大累加之結果，以產生一第二參考電壓； 以及（C )比較輸入資料及第二參考電壓，並放大比較之結 果，以響應内部時脈訊號修正輸入資料之工作遇期、 因此，根據本發明，在資料之工作週期不穩定時，工作 週期可予以修正，提供設定時間及保持時間之最大容限= 附圖之簡要說明 參考附圖詳細說明本發明之較佳實施例 > 將會更明白其 以上諸多目的及優點，在附圖中： 圖1為一習知Rambus DRAM之輸入接收器之方境圖； 圖2A及2B為在輸入至圖1之輸入接收器之資料之資料工 作週期分別為5 0 %及4 0 %時之波形； 圖3為一根據本發明之工作週期修正電路之方塊圖； 圖4A及4β為訊號之波形，例示一種方法，供在輸入資斜 之工作週期分別4 0 %及5 0 %時，修正輸出資料之工作遇期至 5 0¾ ； 圖5為圖3中所示第二參考電壓產生器之電路圖； 圖6為圖3中所示資料輸入接收器之電路圖； 圖7為略圖，示一採用圖3中所示工作週期修正電路之 R a m b u s D R A Μ ;以及 圖8為流程圖例示一種根據本發明修正工作週期之方 法。 較佳實施例之說明 . 請參照圖3，根據本發明之工祚週期修正電路，包括一

第9頁 0S03 ^ 五、發明說明（5) 第一參考電壓產生器3 1 1 ，一時脈工作週期修正器3 3 1 ，及 一第二參考電壓產生器321 ，並產生供一資料接收器341之 訊號。 第一電壓產生器311產生一預定電平之第一參考電壓 Vrefl。在此，第一參考電壓Vrefl為一直流（DC)電壓。 時脈工作週期修正器3 3 1接收一外部時脈訊號CLK，並產 生一第一工作週期控制訊號dec，一第二工作週期控制訊 號deeb，及一内部時脈訊號PCLK。第一及第二工作週期控 制訊號dee及deeb係與具有不同比例之外部時脈訊號CLK之 工作週期誤差成比例。亦即，在外部時脈訊號CLK之工作 週期為50%時，第一及第二工作週期控制訊號dee及deeb各 有一完全相同值。然而，在外部時脈訊號CLK之工作週期 大於5 0 %時，第一工作週期控制訊號d c c高於第二工作週鞀 控制訊號deeb :同時，在外部時脈訊號CLK之工作週期少 於50%時，第一工作週期控制訊號dee低於第二工作週期控 制訊號d c c b =例如，在外部時脈訊號C L K之工作週期等於 50%時，第一及第二工作週期控制訊號dee及deeb均為 1. 2 V。而且，在外部時脈訊號C L K之工作週期為6 0 %時，第 一及第二工作遇期控制訊號d c c及d c c b分別為1 . 4 V及 1 . 0V。同時，在外部時脈訊號CLK之工作週期為40%時，第 一及第二工作週期控制訊號分別為1 . 〇 V及1. 4 V。因此，在 外部時脈訊號C L K之工作週期少於5 0 %時，第一工作週期控 制訊號dee與第二工作週期控制筇號deeb間之差有一負 值，而在外部時级訊號C L K之工_作週期長於5 0 %時有一正

第10頁

五、發明說明 ⑻ 作 铍。在外部時跃訊號CLK之工作週期不穩定時，時脈工 %期修正器331修正外部時脈訊號clk之工作週期至50% 從而輸出修正之結果作為内部時脈訊號PCLK。 第二參考電壓產生器321接收第一參考電壓vrefp，以及 第一及第二工作週期控制訊號(^(：及(1(：。，並累加及放大 趄收之訊號，以產生一苐二參考電壓Vref2。如圖4义所 示，在外部時脈訊號CLK之工作週期少於5〇% ’例如4〇% 時，第二參考電壓Vref2變為低於第一參考電壓矸㊀^。而 且’如圖4B所示’在外部時脈訊號CLK之工作週期長於 5^% '例如60%時，第二參考電壓矸“2變為高於苐一參考 ，壓Vrefl^^在外部時脈訊號CLK之工作週期等於5〇%時， ，二，考電壓Vre不受外部時脈訊號CLK之工作週期所影 響。第一參考電壓產生器3 2 1之電路稍後將參照圖5予以奸 細說明。 ^ 資竹接收裔341接收一資料DB ,第二參考電壓Vref2及内 部時臉:K號PCLK。在資料⑽之工作週期不穩定，亦即不等 貝’ΓΤ长收？I 34 1與内部時脈訊號pCLK同步，以 較資料DB及第-夫去+ π , "丫 乂弟一茶考黾壓h e f 2 =然後，比較之結果被放 2 :=二=正資斜DB之工作週期至5 0¾，並輸出修正之資

Zrunl 5 了吹裔34 1轉換自外靣輪人之資料⑽之電壓電平 為C Μ 0 S電恩τ ,^ 〜电干。貢科接收器34 1與内部時脈訊號DCU之 一之一同步铞作。資料接收器341稍後將參照圖6 于以坪‘戒i兒明 3 圖3為圖3中所示第二參考電壓產生器321之電路圖。請

第11頁 五、發明說明（7) 參圖5 ’弟一參考虿壓產生器321包括緩衝器511及515， 及一操作放大部份513。 緩衝器511接收第二工作週期控制訊號心以，並使接收 之第二工作週期控制訊號反相。缓衝器511包括一運算放 大器521，有一反相輸入端子（_)，第二工作週期控制訊號 dccb經由其予以輸入’及一接地非反相輸入端子（+ )，以 及電阻器523及525。電阻器523及525具有相同電阻值。因 此’自緩衝器511之輸出節點n 1輸出一電壓vni等於數學公 式⑴。 _

Vnl=-dccb …（1 ) 操作放大部份513包括一運算放大器531以及電阻器541 ，542，543及544。緩衝器511之第一參考電壓Vreil，第 一工作週期控制訊號dec及輸出電壓Vn 1 ，為分別經甴電阻 器541 ’542及543至放大器531之反相翰入端子（-）之输 入。在此，運算放大器53丨之非反相輸入端子（·〇予以接 地。電阻器541及544具有相同電阻，同時電阻器542及543 具有相同電阻。運算放大器531累加第一參考電壓Vrefl ， 第一工作週期控制訊號d c c及缓衝器5 1 1之輸出電壓V π 1 ， 並放大累加之結果。因此，運算放大器5 1 3之輸出節點Vn2 ! 輸出一由數學公式（2)所表示之電壓Vn'2。

Vr^-Vrefl-aCdcc-dccb) ...(2) 在數學公式（2 )，11 a"為一依時酿工作週期修正器3 3 1之 輸出及資料DB之邊緣之斜率所確定之常數a 緩衝器5 1 5包括一運算放大器5-5 1以及電阻器5 5 3及5 5 5 =

ο 9〇3 五、發明說明（8) " --- ^作放大部份513之輸出電壓Vn2^電阻器 =大器，之反相輸入端子（_)。在此，運算放大器551之 昨反相_入4(0予以接地。電阻器553及555彼此 相同電阻。運弃放大器551使運算敌大部份513之 =反〜因此’數學公式⑶表示在運算敌大器551之輸 出節點n3之輸出電壓Vn3。

Vn3=Vrefl+a(dcc-dccb) . (3) 如參照圖5所說明，根據本發明之第二參考哭 32i，改變根據第一及第二工作 :1 一/ 心 』控巾〗訊唬dec及dccb之 π幅之第二參考電壓Vref2之振幅。亦即，在第一工作週 瑚控制訊號dec高於苐二工作週期控制訊號dccb J考電阶ef2增加，及㈣一工作週期控制訊號dcc低-於 π二工作〃週期〃控㈣訊號d ccb時減少^在第—工作週期控制 ，號dee等於第二工作週期控制訊號dccb時，二㊉ ^l/ref 2變為與第一參考電壓Vren相同。 毛 圖6為圖3中所示資料接收器341之電路圖。請參照圖6， 貪料接收器3 4 1包括一電平移相器6 2 〇 ,—主放大器6 2 2， 〜電容固定電路624及一靜態元件626。 μ電平移相器6 2 0接收具有小變動之資料卯，將資料⑽與 第二參考電壓Vref 2比較，並翰出具有CMOS ,電平之翰入& :Q5相 號I N1及I N2。輸入訊號丨N !及丨N 2具有彼此互補之值^電。平 移相器620係由一典型微分比較器所構成。—電晶$ τ 電流 作如微分比？交器之有效負載，並有具有預定電平之 過微分比較器3在資料DB高於第.二參考電壓V· ref2時，流

第13頁 '·, 五、發明說明（g) 過電晶體Q3之電流多於流過電晶體^之電流。因此，輸入 訊號IN 1變為少於輸入訊號IN2。同時，在輸入資斜⑽低於 ^二參考電壓vref 2時，流過電晶體Q3之電流少於流過電 曰曰體Q 4之電流。因此，輸入訊號IN1變為高於輸入訊號 IN2。 主放大器622接收來自電平移相器620在内部時脈訊號 PCLK之升緣之輸入訊號I N1及IN2，放大所接收之訊號，並 輸出放大之訊號OUT 1及OUT2。主放大器6 22係由一微分放 大器構成，其與内部時脈訊號PCLK同步操作。内部時脈訊 號PCLK為在”低"電平時，電晶體Q6至“2均被接通，以使 訊號OUT 1及0UT2預先充電至”高”電平。内部時脈訊號PCLK 過渡至"高”電平時’電晶體Q丨5及q 1 6被接通。而且，電晶 體Q13或Q14根據輸入訊號IN1及IM2之電壓電平被接通。因 之，電晶體Q 1 1或Q 1 2之汲極電壓被下拉，轉換放大訊號 0UT1及0UT2之邏輯電平。 例：’彳;：又a又翰入sfL號〖N1局於輸入訊號IN2。在此，電晶 體Q13接通快於電晶趙Q14，因而電晶體Q11没極電壓彳左下 拉快於電晶體Q1 2者。而且，電晶體Q8，Q9及Q1 〇之#作使 電晶體Q 1 1及Q1 2之汲極電壓之電平穩定。電晶體q 1 1及q 12 之汲極電壓之值予以輸出作為放大之訊號OUT 1及0UT2。翰 入資料DB為在"低"電平時，訊號OUT 1及0UT2分別具有11低” 及"高"電平。輸入資料D B為在M高"電平時，訊號〇 u T 1及 ◦ UT2分別具有"高”及”低”電平° . 電容固定電路6 2 4係供使靜態Γ元件6 2 6與主放大器6 2 2之

第14頁 Λ 9〇3 五、發明說明（ίο) _ 輸出節點穩定匹配。電容固定電路624包括反相器π及1*2 。反相器11使訊號OUT 1反相，並輸出反相之訊號，及反相 器12使訊號0UT2反相，並輸出反相之訊號。 靜態元件6 26儲存主放大器6 2 2所放大之訊號0111'广及011丁2 之邏輯狀態，並輸出儲存之訊號。靜態元件626自主放大 器6 22接收訊號OUT 1及0UT2，儲存所接收之訊號，並輸岀 儲存之訊號作為輸出資料D〇及D〇。在訊號〇UT1及〇1}1[2予以 預先充電至”高11電平時，電晶體Q17至q2〇均被斷開。在内 部時脈訊號PCLK巳過渡至”高"電平後，訊號〇υτι·τ2之 一過渡至Π低”狀態時，電晶體q17及Ql8之一，以及存曰知 Qi 9及Q20之一被接诵，β而眘杻冲. > 兒阳户二 至㈣之記憶體元件%H f⑽Q21 入資獅互補之^二㈣26之輸出資獅具有與輸 圖7為-採周圖3中所示工作 DRAM之略圖。請|照圖？，Rambus β^二路U㈣bus 入接收器7 2 1 ，一第 '工作週期修正電路有 I考電壓產生器71 7及 元件陣列75 i ，，馬_人m AM 701包括一記憶體 崎轉介团741，一輪 一墊月711 ，—苐二墊片712 ,以及〜 一第—參考電壓產生器715 ' -第. 一延遲鎖定回路7¾丄。 延遲鎖定回路73】經由第二塾片 CLK，Λ彦咮第一R — 、接收一外部時故訊ΐΐ —乙—矛 及第二工作週期控在 及一内部時脈訊婕pcu。在此，Μ訊號dec及dccb，以 訊號dee及deeb係與具有不同比例之及第二工作週期控制 作週期誤差成比@。+ π / 卜部時脈訊號CIA之工 J在外部時蹲訊楚CLK之工作週期長於

第15頁 Τί.0 90^ ^ 五:發明說明⑴） — 或短於5〇%時，延遲 . 工作週動崎火回路731修正外部時脈訊號CLK之 \ ^主bU%，並發·山^丄 外部時脈訊號CLK 出結果作為内部時脈訊號PCLK。在 予以按頊叶二L> A，工作週期為5 0%時，外部時脈訊號CLK 枚w出作為内却。士 ^

第-參考電廢產生^疒脈訊號PCLK。 J —參考電壓vrefl。器715產生一有一直流（^)電平之第 及第-ίί:ΐί^器7Π接收第-參考電壓Vrefl，以以 -夫去+ "期控制訊號dec及dccb，並彦生一第 —茶考電壓^ ^ 昂 愿Vrpfi — >考電壓Vref2為累加苐一參考雪 科姓β 第—工作週期控制訊號dec及deeb，並 〜恕不放大所獲得。 丄· 輸入接收器721經由第—％ΰ711 ，肉都 笛-夕去兩广rn 塑·片7il ’内部時脈訊號PCLK及 f ：：$考电壓Vref2接收—自外面輸入之資料Μ。輸入接 态72 1響應，内部時脈訊號？(：1}(將資料⑽盥第二彖1 號Vref2比較，放大比較之結果’並修正資料作週 ’月亦即，在資料DB之工作週期長於或短於5〇如時，工作 週期予以修正至50%。同時，在資料⑽之工作週期等於亏⑽ 時’資料DB予以按現狀輸出，而無工作週期之侈正。輸入 接收器721將資料DB之電壓電平轉換至CMOS電平 , ^ 丁 5在此， 輸入接收器721玎有二翰入接收部份連接至第〜％片711 : 一接收在内部時跣訊號PCLK之升緣之資料DB，π—▽ ^ r 久另一#仪 在内部時敌訊號PCLK之降緣之資料DB。 邏輯介面7 4 1將自輸入接收器了 2 1輸出之資料鞋存在記作 體元件障列7 5 1 ’並將資料儲存在記憶體元件障列丨1 ^

第16貢 1 \嘩 ^--- 五、發明說明（12) 移介接至延遲鎖定Θ路731 = 雖然圖7中僅示第一及第二墊片711及71 2Rambus DRAM， 但一 Rambus DRAM可包括許多墊片，供接收或輸出資料 DB ’及許多輪入接收器。輸入接收器721 >第一及第二參 考電壓產生器715及717，以及延遲鎖定回路731 ，可予以 加至所有與一時脈訊號同步操作之記憶體積體電路，以及 加至Rambus DRAM 7Ο 1 〇 如參照圖7所說明’根據本發明之Rambus DRAM 701，在 自外面輸入之資料DB之工作週期大於或少於5〇%時，修正 資料DB之工作週期至5 0 %，從而提供輸出資料之設定時間 (t s )及保持時間（t h )之最大容限α 圖8為流程圖，例示一種供根據本發明修正工作週期之 資料之方法。該工作週期修正方法包括第一至第三步驟 8 1 1至8 3 1。圖8中所例示之工作週期修正方法將參照圖3至 6予以詳細說明。 在步驟81 1 ，產生與外部時脈訊號CL1(之工作週期誤差成 比例，並在比例有所不同之第一及第二工作週期控制訊號 dec及dccb，以及第一參考電壓\.ref }。在外部時脈訊號 C L K之工作週期少於5 0 %時’第—及第二工作週期控制訊號^ d c c及d c c b間之差有一負值’並在外部時脈訊號c l K之工作 週期大於50 %時有一正值。 在步肆821 ，第一參考電壓Vrefl以及第一及第二工作週 期控制訊號dec及deeb予以累加：然後並予以放大，以產 生第二參考電壓Vref2。在外部_時脈訊號CLK之工作週期少

第頁 Γ、. 〇；0 案號 87119738 仏 修正 年」3 ^據充 修正 五、發明說明（13) 於50%時，第二參考電壓乂^{2低於第一參考電壓¥^:?1， 並在外部時脈訊號CLI(之工作週期大於50%時高於第一參考 電壓Vr e f 1。 在步驟831 ，自外面輸入之資料DB及第二參考電壓Vref2 予以彼此比較，並且比較之結果予以放大，以輸出一資料 D 0，其工作週期予以修正至5 0 %。因此，輸出資料D 0之設 定時間（t s )及保持時間（t h )之容限變為最大。 如以上所說明，在根據本發明之工作週期修正電路及其 方法，如果輸入資料DB之工作週期大於或少於50%，自外 面輸入之資料D B之工作週期予以修正至5 0 %，因而輸出資 料D 0之設定時間（t s )及保持時間（t h )之容限變為最大。 雖然本發明業經參照特定實施例予以例示及說明，但精 於此項技藝者，在如後附申請專利範圍所界定之本發明之 精神及範圍以内，將會想出另外種修改及更改。 元件符號說明： 10 1 輸 入 接 收 器 3 11 第 —» 電 壓 產 生 器 321 第 二 電 壓 產 生 器 33 1 時 脈 工 作 週 期 修 正 器 341 資 料 接 收 器 5 11 緩 衝 器 513 操 作 放 大 部 分 515 緩 衝 器 521 運 筲 ΎΓ 放 大 器 53 1 運 算 放 大 器 551 運 算 放 大 器 70 1 Ra mb u S DRAM 7 1 1 第 m ·* 塾 片 712 第 二 墊 片 715 第 —- 參 考 電 壓 產生器 717 第 二 參 考 電 壓 產 生 器 721 輸 入 接 收 器 731 延 遲 鎖 定 回 路 741 邏 輯 介 面 751 記 憶 體 元 件 陳 列

O:\56\56111.ptc 第18頁 2000.0¾. 26.018

Claims (1)

1. _ Λ ^ 't% α2〇9°^___ 六、申請專利範圍 1. 一種工作週期修正電路，供修正一輸入至資料接收i 之資料之工作週期至50%，包含： 一時脈工作週期修正器，供接收一外部時脈訊號，以 '產生至少二工作週期控制訊號，其與時脈訊號之工％週期 誤差成比例，並在比例有所不同，及一内部時脈訊號； 一第一參考電壓產生器，供產生一第一參考電壓；以 及 一第二參考電壓產生器.，供合併第一參考訊號及至少 二工作週期控制訊號，藉以產生一第二參考電壓，並輸出 苐二參考電壓至資料接收器，供響應内部時脈訊號修正資 料之工作週期至5 C1 %。 2. 如申請專利範圍第1項之工作週期修正電路，其中第 二參考電壓產生器累加苐一參考訊號及至少二工作遇期控 制訊號，並放大累加之結果。 3. 如申請專利範圍第1項之工作週期修正電路，其中在 外部時脈訊號之工作週期少於5 0 %時，第二參考電壓變低 於第一參考電壓，並在外部時脈訊號之工作週期大於5 0 % 時高於第一參考電壓3 4. 如申請專利範園第1項之工作週期修正電路，其中第 二參考電壓產生器包含： —第一緩衝器，供使一第二工作遇期控制訊號反相： 一操作放大部份，供累加第一參考電壓，第一工作週 期控制訊號及第一缓衝器之輸出」以及 —第二緩衝器'，彳共使操作放-大部份之輸出反相，以產

   || -,q3 ~420903 ^_ 吠&申請專利範圍 生第二參考電壓=» 5. 如申請專利範圍第4項之工作週期修正電路，其中第 一緩衝器包含一運算放大器，有一反相輸入端子供接收第 二工作週期控制訊號及一接地非反相輸入端子。 — 6. 如申請專利範圍第4項之工作週期修正電路，其中運 算放大部份包含一運算放大器，有一反相輸入端子供接收 第一參考電壓，第一工作週期控制訊號及第一缓衝器之翰 出，及一接地非反相輸入端子。 7. 如申請專利範圍第4項之工作週期修正電路，其中第 二缓衝器包含一運算放大器有一反相翰入端子供接收操作 放大部份之輸出，及一接地非反相輸入端子。 8. 如申請專利範圍第3項之工作週期修正電路，其中在 外部時脈訊號之工作週期大於5 0 %時，第一工作週期控制 訊號高於第二工作週期控制訊號，並在外部時脈訊號之工 作週期少於5 0 %時低於第二工作週期控制訊號。 9. 一種記憶體積體電路包含： 許多墊片； 一延遲鎖定回路，供經白許多墊月令之第一墊片接抆 一外部時腺訊號，以產生與分別具有不同比例之外部時,m 訊號之工作週期誤差成比例之第一及第二工作週期控制1?、 號，及一籍修正外部時脈訊號之工作週期所獲得之内部時 踩訊號； 一第一參考電壓產生器，供產生一第一參考電壓； 一第二參考電壓產生器，供_.接收第一參考電壓及第一

   第20頁 ~ 1 ： r Ο 3 -_ 六、申請專利範圍 及第二工作週期控制訊號，累加第一參考電壓以及第—及 第二工作週期控制訊號，並放大累加之結果，以產生一第 二參考電壓；以及 一輸入接收器，供接收自外靣經由許多墊片中/之第二 墊片，内部時脈訊號及第二參考電壓所輸入之資料，響應 内部時脈訊號而比較資料及第二參考電壓，並放大比較之 結果，以修正資料之工作週期。 1 0.如申請專利範圍第9項之記憶體積體電路，其甲記憶 體積體電路為一Rambus DRAM。 1 1 ·如申請專利範圍第9項之記憶體積體電路，其中輸入 接收器將資料之電壓電位準轉換為CMOS電壓電位準》 1 2 ·如申請專利範圍第9項之記憶體積體電路，其中二翰 入接收器予以連接至第一墊片，一供與内部時酿訊號之升 緣同步接收資料，及另一供與内部時脈訊號之升緣同步接 收資料。 1 3. —種修正翰入資料之工作週期之方法，包含下列步 驟： (a )產生與分別具有不同比例之外部時脈訊號之工作 週期誤差成比例之第一及第二工作週期控制訊號，一内部！ 時胲訊號，及一第一參考電壓； (b )累加第一參考電壓以及第一及第二二作週期控制 訊號，並放大累加之结果，以產生一第二參考電壓；以及 〔c )比較輸入資料及第二參考電壓，莖放大比較之結 杲，以響應内部時胍訊號修正I入資料之工作週期。

   第21頁 六、申請專利範圍 14.如申請專利範圍第13項之方法，其中第一與第二工 作週期控制訊號間之差在外部時脈訊號之工作週期少於 50%時為一負值，並在外部時脈訊號之工作週期大於50 %時 為一正值。

   I

   第22頁