JP3379209B2 - クロックデューティ比自動調整回路 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】この発明は、論理回路に用いられ
るクロック信号のデューティ比を自動的に調整する回路
についてのものである。 【０００２】 【従来の技術】次に、従来技術によるクロックデューテ
ィ比調整回路の構成を図７に示す。図７の２１はＴ型フ
リップフロップ（以下、Ｔ型ＦＦという。）、２２は可
変遅延回路である。図７で、入力クロック信号１３はＴ
型ＦＦ２１のクロック端子に接続される。Ｔ型ＦＦ２１
のＱバー端子からの反転出力は、可変遅延回路２２を介
してＴ型ＦＦ２１のリセット入力に接続される。また、
可変遅延回路２２には遅延設定データ２５が与えられ
る。 【０００３】次に、図７の動作のタイムチャートを図８
に示す。図８のアは入力クロック信号１３の波形、図８
のイはＴ型ＦＦ２１の出力クロック信号１４の波形、図
８のウは可変遅延回路２２の出力２３の波形である。 【０００４】図７で、Ｔ型ＦＦ２１のクロック入力Ｔに
図８アの入力クロック信号１３の立ち上がりエッジが入
力されると、Ｔ型ＦＦ２１のＱ端子出力１４は、図８イ
のａに示すように、「Ｌ」から「Ｈ」に変化する。ま
た、Ｔ型ＦＦの反転出力は、可変遅延回路２２で遅延設
定データ２５に相当する時間遅れて、Ｔ型ＦＦ２１のリ
セット入力に入力される。その結果、Ｔ型ＦＦ２１の出
力は、図８イのｂに示すように、「Ｈ」から「Ｌ」に変
化する。図８ウでは、例として、遅延設定データ２５の
時間をＴ１としている。 【０００５】以上のように、出力クロック信号１４の正
のパルス幅は、可変遅延回路２２の遅延時間Ｔ１とＴ型
ＦＦ２１のリセット端子ＲＢから出力端子Ｑまでの動作
遅延時間Ｔ２の和となる。よって、外部からの遅延設定
データ２５により可変遅延回路２２の遅延時間Ｔ１を変
化させると、出力クロック信号１４のデューティ比はそ
れに応じて変化する。その結果、出力クロック信号１４
の周期をＴとすると、そのデューティ比は（Ｔ１＋Ｔ
２）／Ｔ×１００ ［％］となる。 【０００６】 【発明が解決しようとする課題】図７に示す構成では、
可変遅延回路２２の遅延設定データ２５を変化させるこ
とにより、出力クロック信号１４のデューティ比を調整
するためには、オシロスコープ等で出力クロック信号の
波形を観測しながら可変遅延回路２２の遅延設定データ
２５を変化させて調整する必要があった。 【０００７】この発明は従来のような出力クロック信号
のデューティ比の人手による調整をなくし、その調整を
自動的に行う回路の提供を目的とする。 【０００８】 【課題を解決するための手段】この目的を達成するため
に、この発明は、入力クロック信号１３をクロック入力
とし出力クロック信号１４を出力するモノステーブルマ
ルチバイブレータ１と、入力クロック信号１３を１／Ｎ
分周する分周回路２と、分周回路２の出力１６を反転す
るインバータ８と、出力クロック信号１４を入力とする
積分回路３と、積分回路３の出力１７と所望するデュー
ティ比に対応した基準電圧１１を入力とし、比較するコ
ンパレータ４と、コンパレータ４の出力１８をデータ入
力とし、インバータ８の出力をクロック入力とするＤ型
フリップフロップ５と、Ｄ型フリップフロップ５の反転
出力１９と分周回路２の出力１６を入力とするアンドゲ
ート６と、リセット信号１２をリセット入力とし、アン
ドゲート６の出力２０をクロック入力としてカウントさ
れる設定データ１５をモノステーブルマルチバイブレー
タ１に入力するカウンタ７を備え、モノステーブルマル
チバイブレータ１は設定データ１５に応じたパルス幅を
持つ出力クロック信号１４を出力する。 【０００９】 【作用】次に、この発明によるクロックデューティ比自
動調整回路の実施例の構成を図１に示す。図１の１はモ
ノステーブルマルチバイブレータ、２は分周回路、３は
積分回路、４はコンパレータ、５はＤ型フリップフロッ
プ（以下、Ｄ型ＦＦという。）、６はアンドゲート、７
はカウンタ、８はインバータである。 【００１０】図１で、入力クロック信号１３は、モノス
テーブルマルチバイブレータ１に入力するとともに分周
回路２に入力する。モノステーブルマルチバイブレータ
１は、入力クロック信号１３の立ち上がりエッジが入力
されると、設定データ１５の値によって定まる任意のパ
ルス幅を持ったクロックを出力する。図１は、例とし
て、設定データ１５が大きくなると出力の正のパルス幅
が広がる場合の構成を示している。 【００１１】分周回路２は、入力クロック信号１３を１
／Ｎ（Ｎは自然数）に分周する。分周回路２の出力１６
は、アンドゲート６の第１の入力とするとともに、イン
バータ８により反転され、Ｄ型ＦＦ５のクロック端子に
入力する。積分回路３は、出力クロック信号１４を入力
し、１／Ｎクロックの周期の間にこの信号を積分する。
コンパレータ４は、積分回路３の出力信号１７と所望す
るデューティ比に対応した基準電圧１１を入力し、比較
する。コンパレータ４の出力１８は、Ｄ型ＦＦ５のデー
タ端子に入力する。 【００１２】Ｄ型ＦＦ５は、コンパレータ４の出力１８
をデータ端子に入力し、インバータ８の出力をクロック
端子に入力して、反転出力１９をアンドゲート６に出力
する。アンドゲート６は、分周回路２の出力１６を第１
の入力とし、Ｄ型ＦＦ５の反転出力１９を第２の入力と
して、出力２０をカウンタ７のクロック入力とする。カ
ウンタ７は、リセット信号１２をリセット入力とし、ア
ンドゲート６の出力２０のタイミングで、設定データ１
５をモノステーブルマルチバイブレータ１に入力する。 【００１３】カウンタ７は１／Ｎ分周されたクロックに
よりアップカウントする。モノステーブルマルチバイブ
レータ１に入力する設定データ１５はカウンタ７の出力
であるので、出力クロック信号１４の正のパルス幅は、
カウンタ７がアップカウントするたびに広がる。積分回
路３の出力電圧１７が所望するデューティ比に対応した
基準電圧１１を越えると、分周回路２からの１／Ｎクロ
ック１６はアンドゲート６でマスクされ、カウンタ７が
停止し、所望のデューティ比を持ったクロックが得られ
る。 【００１４】 【実施例】次に、図１の各部のタイムチャートを図２に
示す。図２のアはリセット信号１２の波形図、イは入力
クロック１３の波形図、ウは分周回路２の出力１６の波
形図である。図２のエはカウンタ７の設定データ１５の
波形図、オは出力クロック信号１４の波形図、カは積分
回路３の出力１７の波形図である。図２のキはコンパレ
ータ４の波形図、クはＤ型ＦＦのＱバー端子からの反転
出力１９の波形図であり、ケはアンドゲート６の出力２
０の波形図である。 【００１５】次に、図２を参照して、図１のクロックデ
ューティ比自動調整回路の動作を説明する。まず、リセ
ット信号１２により、図１のカウンタ７はリセットさ
れ、カウンタ７の出力は「Ｌ」になる。モノステーブル
マルチバイブレータ１は、図２イに示すように、最も細
い正のパルス幅を持ったクロックを出力する。 【００１６】図２アに示すように、リセット信号１２が
解除されると、カウンタ７は入力クロック信号１３を分
周した、図２ウに示す信号によりカウントアップを開始
する。図２ウでは、分周回路２が１／４分周の場合の波
形を示している。 【００１７】モノステーブルマルチバイブレータ１は、
カウンタ７の出力を設定データ１５として入力するの
で、カウントアップが開始されることにより、図２オに
示すように、出力クロック信号１４の正のパルス幅は広
がる。 【００１８】積分回路３は出力クロック信号１４を入力
して、出力レベルが上がる。積分回路３の出力１７は、
所望するデューティ比に対応した基準電圧１１とコンパ
レータ４で比較される。図２カのＡは積分回路３の出力
レベルの波形であり、Ｂは基準電圧１１の波形である。 【００１９】図２カで、積分回路３の出力１７が所望す
るデューティ比に対応した基準電圧１１より小さい場合
は、図２キに示すようにコンパレータの出力１８は
「Ｌ」になる。コンパレータ４の出力１８の「Ｌ」はＤ
型ＦＦ５でラッチされ、Ｑバー端子からの反転出力１９
の「Ｈ」がアンドゲート６に送られる。Ｄ型ＦＦ５の反
転出力１９が「Ｈ」の間は、分周回路２の出力１６はそ
のままアンドゲート６の出力２０になり、さらにカウン
タ７はアップカウントし、以上の動作を繰り返す。 【００２０】また、図２カで、積分回路３の出力１７が
所望のデューティ比に対応した基準電圧１１より大きい
場合は、コンパレータ４の出力１８は「Ｈ」になる。コ
ンパレータ４の出力１８の「Ｈ」はＤ型ＦＦ５でラッチ
され、Ｑバー端子からの反転出力１９の「Ｌ」がアンド
ゲート６に送られる。これにより、分周回路２の出力１
６はマスクされ、アンドゲート６の出力２０は「Ｌ」に
固定される。その結果カウンタ７は停止し、モノステー
ブルマルチバイブレータ１への設定データ１５が固定さ
れ、所望のデューティ比を持ったクロック信号が得られ
る。 【００２１】次に、モノステーブルマルチバイブレータ
１の実施例の構成を図３に示す。図３の２１はＴ型Ｆ
Ｆ，２２は可変遅延回路である。図３の構成は図７の構
成と同様であるが、図７で可変遅延回路２２に入力する
遅延設定データ２５は手動により設定しているのに対
し、図３で、設定データ１５は図１のカウンタ７より入
力される。 【００２２】次に、図３のモノステーブルマルチバイブ
レータの動作を図４を参照して説明する。図４は図８と
同じで、図４アに示すように、入力クロック信号１３が
Ｔ型ＦＦ２１に入力されると、図４イのａに示すよう
に、Ｔ型ＦＦ２１の出力１４は「Ｈ」になる。また、Ｔ
型ＦＦ２１の反転出力は可変遅延回路２２に入力され、
時間Ｔ１遅れて可変遅延回路２２から出力される。そし
て、可変遅延回路２２の出力２３はＴ型ＦＦ２１のリセ
ット端子に入力され、時間Ｔ２だけ遅れてＴ型ＦＦ２１
の出力１４は、図４イのｂに示すように「Ｌ」になる。 【００２３】この結果、出力クロック信号１４の正のパ
ルス幅はＴ１＋Ｔ２となり、出力クロック信号１４の周
期をＴとすると、そのデューティ比は（Ｔ１＋Ｔ２）／
Ｔ×１００ ［％］となる。 【００２４】次に、モノステーブルマルチバイブレータ
の他の実施例の構成を図５に示す。図５の２４はオアゲ
ートである。図５で、可変遅延回路２２は、入力クロッ
ク信号１３を入力とし、設定データ１５の時間だけ信号
を遅らせて出力をオアゲート２４に入力する。オアゲー
ト２４は、入力クロック信号１３と可変遅延回路２２の
出力２３を入力とし、出力クロック信号１４を出力す
る。 【００２５】次に、図５のモノステーブルマルチバイブ
レータの動作を図６を参照して説明する。図６アに示す
入力クロック信号１３は可変遅延回路２２に入力され、
図６イに示すように時間Ｔ３遅れて可変遅延回路２２か
ら出力される。入力クロック信号１３と可変遅延回路２
２の出力２３はオアされ、図６ウに示すように出力クロ
ック信号１４を得る。入力クロック信号１３の正のパル
ス幅をＴ４、周期をＴとすると、そのデューティ比は
（Ｔ３＋Ｔ４）／Ｔ×１００ ［％］となる。 【００２６】 【発明の効果】この発明によれば、所望のデューティ比
に対応した基準電圧をあらかじめ設定しておくことによ
り、人手による調整をなくし、クロック信号のデューテ
ィ比を自動的に調整することができる。

【図面の簡単な説明】 【図１】この発明によるクロックデューティ比自動調整
回路の実施例の構成図である。 【図２】図１の動作を説明するタイムチャートである。 【図３】モノステーブルマルチバイブレータの実施例の
構成図である。 【図４】図３の動作を説明する波形図である。 【図５】モノステーブルマルチバイブレータの他の実施
例の構成図である。 【図６】図５の動作を説明する波形図である。 【図７】従来技術によるクロックデューティ比調整回路
の構成図である。 【図８】図７の動作を説明するタイムチャートである。 【符号の説明】 １ モノステーブルマルチバイブレータ ２ 分周回路 ３ 積分回路 ４ コンパレータ ５ Ｄ型ＦＦ ６ アンドゲート ７ カウンタ ８ インバータ ２１ Ｔ型ＦＦ ２２ 可変遅延回路 ２４ オアゲート

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 入力クロック信号(13)をクロック入力と
   し、外部から入力される設定データ(15)に基づいて可変
   遅延回路(22)の遅延時間を調整することにより前記設定
   データ(15)に応じたパルス幅の出力クロック信号(14)を
   出力するモノステーブルマルチバイブレータ(1)と、 入力クロック信号(13)を１／Ｎ分周する分周回路(2)
   と、 分周回路(2)の出力(16)を反転するインバータ(8)と、 出力クロック信号(14)を入力とする積分回路(3)と、 積分回路(3)の出力(17)と所望するデューティ比に対応
   した基準電圧(11)を入力とし、比較するコンパレータ
   (4)と、 コンパレータ(4)の出力(18)をデータ入力とし、インバ
   ータ(8)の出力をクロック入力とするＤ型フリップフロ
   ップ(5)と、 Ｄ型フリップフロップ(5)の反転出力(19)と分周回路(2)
   の出力(16)を入力とするアンドゲート(6)と、 リセット信号(12)をリセット入力とし、アンドゲート
   (6)の出力(20)をクロック入力としてカウントされる設
   定データ(15)を出力するカウンタ(7)と を具備すること
   を特徴とするクロックデューティ比自動調整回路。