TW202447713A - 半導體結構及其製造方法 - Google Patents

Abstract

一種半導體結構，包括基底、多個堆疊結構、多個隔離層、接觸窗、著陸墊、第一介電層與多孔介電層。多個堆疊結構位在基底上且彼此分離。多個隔離層位在多個堆疊結構的側壁上。接觸窗位在相鄰兩個隔離層之間的述基底上。著陸墊位在接觸窗上。著陸墊位在相鄰兩個隔離層中的一者上。在著陸墊的一側具有開口。第一介電層位在開口中。多孔介電層位在第一介電層與著陸墊之間。多孔介電層的頂面低於著陸墊的頂面與第一介電層的頂面，而在著陸墊與第一介電層之間形成凹槽。凹槽暴露出著陸墊的側壁。

Description

半導體結構及其製造方法

本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種可提升半導體元件的電性表現(electrical performance)的半導體結構及其製造方法。

在半導體元件中，會使用著陸墊(landing pad)作為電性連接的構件。舉例來說，導電構件可著陸於著陸墊上。因此，若能進一步地降低導電構件與著陸墊之間的阻值，將有助於提升半導體元件的電性表現。

本發明提供一種半導體結構，其可有效地提升半導體元件的電性表現。

本發明提出一種半導體結構，包括基底、多個堆疊結構、多個隔離層、接觸窗、著陸墊、第一介電層與多孔介電層。多個堆疊結構位在基底上且彼此分離。多個隔離層位在多個堆疊結構的側壁上。接觸窗位在相鄰兩個隔離層之間的述基底上。著陸墊位在接觸窗上。著陸墊位在相鄰兩個隔離層中的一者上。在著陸墊的一側具有開口。第一介電層位在開口中。多孔介電層位在第一介電層與著陸墊之間。多孔介電層的頂面低於著陸墊的頂面與第一介電層的頂面，而在著陸墊與第一介電層之間形成凹槽。凹槽暴露出著陸墊的側壁。

本發明提出一種半導體結構的製造方法，包括以下步驟。提供基底。在基底上形成多個堆疊結構。多個堆疊結構彼此分離。在多個堆疊結構的側壁上形成多個隔離層。在相鄰兩個隔離層之間的基底上形成接觸窗。在接觸窗上形成著陸墊。著陸墊位在相鄰兩個隔離層中的一者上。在著陸墊的一側具有開口。在開口中形成第一介電層。在第一介電層與著陸墊之間形成多孔介電層。多孔介電層的頂面低於著陸墊的頂面與第一介電層的頂面，而在著陸墊與第一介電層之間形成凹槽。凹槽暴露出著陸墊的側壁。

基於上述，在本發明所提出的半導體結構及其製造方法中，多孔介電層的頂面低於著陸墊的頂面與第一介電層的頂面，而在著陸墊與第一介電層之間形成凹槽。凹槽暴露出著陸墊的側壁。因此，後續形成在著陸墊上的導電構件(如，電容器的電極)可接觸著陸墊的頂面與側壁。如此一來，可增加導電構件(如，電容器的電極)與著陸墊之間的接觸面積，藉此可降低阻值，進而提升半導體(如，記憶體)元件的電性表現。此外，多孔介電層的製程可提供氫燒結(H ₂sintering)處理的效果，因此可有效地修補晶格缺陷，進而提升半導體(如，記憶體)元件的電性表現。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1F為沿著圖2中的I-I’剖面線的剖面圖。請參照圖1A，提供基底100。基底100可為半導體基底，如矽基底。此外，可在基底100中形成隔離結構102。隔離結構102可為淺溝渠隔離結構。隔離結構102的材料可包括氧化物(如，氧化矽)。另外，在圖中雖未示出，但可在基底100中形成其他所需構件(如，摻雜區及/或埋入式字元線結構等)。

在基底100上形成介電層104。介電層104可為單層結構或多層結構。介電層104的材料可包括氧化物(如，氧化矽)。

接著，在基底100上形成多個堆疊結構106。多個堆疊結構106彼此分離。多個堆疊結構106可包括位元線堆疊結構106A與導線堆疊結構106B。位元線堆疊結構106A可包括位元線接觸窗108與位元線110。位元線接觸窗108位在基底100上。位元線接觸窗108的材料可包括摻雜多晶矽等導電材料。位元線110位在位元線接觸窗108上。位元線110的材料可包括鎢等導電材料。在一些實施例中，位元線堆疊結構106A更可包括阻障層112與硬罩幕層114。阻障層112位在位元線接觸窗108與位元線110之間。阻障層112的材料可包括鈦、氮化鈦或其組合。硬罩幕層114位在位元線110上。硬罩幕層114可為單層結構或多層結構。硬罩幕層114的材料可包括氮化物(如，氮化矽)。

導線堆疊結構106B可包括介電層116、導電層118與導電層120。介電層116位在基底100上。介電層116可位在介電層104上。介電層116的材料可包括氧化物(如，氧化矽)。導電層118位在介電層116上。導電層118的材料可包括摻雜多晶矽等導電材料。導電層120位在導電層118上。導電層120的材料可包括鎢等導電材料。在一些實施例中，導電層120與位元線110可藉由相同製程同時形成。在一些實施例中，導線堆疊結構106B更可包括阻障層122與硬罩幕層124。阻障層122位在導電層118與導電層120之間。阻障層112的材料可包括鈦、氮化鈦或其組合。在一些實施例中，阻障層122與阻障層112可藉由相同製程同時形成。硬罩幕層124位在導電層120上。硬罩幕層124可為單層結構或多層結構。硬罩幕層124的材料可包括氮化物(如，氮化矽)。在一些實施例中，硬罩幕層124與硬罩幕層114可藉由相同製程同時形成。

然後，在多個堆疊結構106的側壁上形成多個隔離層126。隔離層126可包括隔離層126A與隔離層126B。隔離層126A位在位元線堆疊結構106A的側壁上。部分隔離層126A可位在基底100中。隔離層126A可為單層結構或多層結構。隔離層126A的材料可包括氧化物(如，氧化矽)、氮化物(如，氮化矽)或其組合。隔離層126B位在導線堆疊結構106B的側壁上。隔離層126B可為單層結構或多層結構。隔離層126B的材料可包括氧化物(如，氧化矽)、氮化物(如，氮化矽)或其組合。在一些實施例中，隔離層126A與隔離層126B可為多層結構，且隔離層126A中的部分膜層與隔離層126B中的部分膜層可藉由相同製程同時形成。

接下來，在相鄰兩個隔離層126之間的基底100上形成接觸窗128。在一些實施例中，接觸窗128可作為電容接觸窗。舉例來說，可在隔離層126A與隔離層126B之間的基底100上形成接觸窗128。接觸窗128可形成在相鄰兩個隔離層126(如，隔離層126A與隔離層126B)之間的空間SP1中。接觸窗128的材料可包括摻雜多晶矽等導電材料。在一些實施例中，可在接觸窗128上形成金屬矽化物層130。金屬矽化物層130的材料可包括矽化鈷(CoSi)或矽化鎳(NiSi)。在一些實施例中，可藉由自對準金屬矽化物製程來形成金屬矽化物層130。

請參照圖1B，可在多個堆疊結構106、多個隔離層126與接觸窗128上與空間SP1中形成著阻障材料層132。在一些實施例中，阻障材料層132可形成在金屬矽化物層130上。阻障材料層132的材料可包括鈦、氮化鈦或其組合。阻障材料層132的形成方法可包括化學氣相沉積法或物理氣相沉積法。

接著，可在多個堆疊結構106、多個隔離層126與接觸窗上形成著陸墊材料層134。著陸墊材料層134可填入相鄰兩個隔離層126之間的空間SP1。在一些實施例中，著陸墊材料層134可形成在阻障材料層132上。著陸墊材料層134的材料可為導電材料，如鎢等含金屬材料。著陸墊材料層134的形成方法可包括化學氣相沉積法或物理氣相沉積法。

請參照圖1C，可對著陸墊材料層134與阻障材料層132進行圖案化製程，而形成著陸墊134a、阻障層132a與開口OP1。在一些實施例中，可藉由微影製程與蝕刻製程(如，乾式蝕刻製程)對著陸墊材料層134與阻障材料層132進行圖案化。

藉由上述方法，可在接觸窗128上形成著陸墊134a。著陸墊134a位在相鄰兩個隔離層126中的一者上。在著陸墊134a的一側具有開口OP1。在一些實施例中，著陸墊134a更可位在堆疊結構106與金屬矽化物層130上。開口OP1可暴露出著陸墊134a、隔離層126與堆疊結構106。

此外，藉由上述方法，可在著陸墊134a與隔離層126之間形成阻障層132a。在一些實施例中，阻障層132a更可形成在著陸墊134a與金屬矽化物層130之間以及著陸墊134a與堆疊結構106之間。

請參照圖1D，可在開口OP1中形成多孔介電材料層136。多孔介電材料層136可形成在著陸墊134a、阻障層132a、堆疊結構106與隔離層126上。此外，多孔介電材料層136的製程可提供氫燒結處理的效果，因此可有效地修補晶格缺陷，進而提升半導體(如，記憶體)元件的電性表現。多孔介電材料層136的材料可包括氮化物(如，氮化矽)。多孔介電材料層136的形成方法可包括原子層沉積(atomic layer deposition，ALD)法。

請參照圖1E，可在多孔介電材料層136上形成介電材料層138。介電材料層138可填入開口OP1。介電材料層138的材料可包括氮化物(如，氮化矽)。介電材料層138的形成方法可包括原子層沉積法。

請參照圖1F，可對介電材料層138與多孔介電材料層136進行回蝕刻製程，而形成介電層138a與多孔介電層136a，且暴露出著陸墊134a。上述回蝕刻製程可為乾式蝕刻製程。在上述回蝕刻製程中，多孔介電材料層136的蝕刻速率可大於介電材料層138的蝕刻速率。在上述回蝕刻製程中，多孔介電材料層136的蝕刻速率可為介電材料層138的蝕刻速率的1.1倍至1.5倍。

藉由上述方法，可在開口OP1中形成介電層138a，且可在介電層138a與著陸墊134a之間形成多孔介電層136a。多孔介電層136a的頂面T1低於著陸墊134a的頂面T2與介電層138a的頂面T3，而在著陸墊134a與介電層138a之間形成凹槽R1。凹槽R1暴露出著陸墊134a的側壁S1。因此，後續形成在著陸墊134a上的導電構件(如，電容器的電極)可接觸著陸墊134a的頂面T2與側壁S1。如此一來，可增加導電構件(如，電容器的電極)與著陸墊134a之間的接觸面積，藉此可降低阻值，進而提升半導體(如，記憶體)元件的電性表現。

凹槽R1的底部B1可高於隔離層126的頂面T4。凹槽R1的剖面輪廓可包括曲線L1。曲線L1可具有第一端E1與第二端E2。第一端E1可鄰近於著陸墊134a。第二端E2可鄰近於介電層138a。第二端E2可高於第一端E1。如圖2所示，凹槽R1的上視圖案可圍繞著陸墊134a的上視圖案，且介電層138a的上視圖案可圍繞凹槽R1的上視圖案。

在後續製程中，可形成其他所需構件(如，電容器等)，以完成半導體(如，記憶體)元件的製作，於此省略其說明。

以下，藉由圖1F與圖2來說明本實施例的半導體結構10。此外，雖然半導體結構10的形成方法是以上述方法為例來進行說明，但本發明並不以此為限。

請參照圖1F與圖2，半導體結構10包括基底100、多個堆疊結構106、多個隔離層126、接觸窗128、著陸墊134a、介電層138a與多孔介電層136a。在一些實施例中，半導體結構10可為記憶體結構，如動態隨機存取記憶體(dynamic random access memory，DRAM))結構。多個堆疊結構106位在基底100上且彼此分離。多個隔離層126位在多個堆疊結構106的側壁上。接觸窗128位在相鄰兩個隔離層126之間的述基底100上。著陸墊134a位在接觸窗128上。著陸墊134a位在相鄰兩個隔離層126中的一者上。在著陸墊134a的一側具有開口OP1。介電層138a位在開口OP1中。多孔介電層136a位在介電層138a與著陸墊134a之間。多孔介電層136a的頂面T1低於著陸墊134a的頂面T2與介電層138a的頂面T3，而在著陸墊134a與介電層138a之間形成凹槽R1。凹槽R1暴露出著陸墊134a的側壁S1。此外，半導體結構10更可包括阻障層132a。阻障層132a位在著陸墊134a與接觸窗128之間、著陸墊134a與相鄰兩個隔離層126中的一者之間以及著陸墊134a與相鄰兩個隔離層126中的另一者之間。在一些實施例中，阻障層132a可位在著陸墊134a與金屬矽化物層130之間。

此外，半導體結構10中的其餘構件可參照上述實施例的說明。另外，半導體結構10中的各構件的詳細內容(如，材料與形成方法等)已於上述實施例進行詳盡地說明，於此不再說明。

基於上述實施例可知，在半導體結構10及其製造方法中，多孔介電層136a的頂面T1低於著陸墊134a的頂面T2與介電層138a的頂面T3，而在著陸墊134a與介電層138a之間形成凹槽R1。凹槽R1暴露出著陸墊134a的側壁S1。因此，後續形成在著陸墊134a上的導電構件(如，電容器的電極)可接觸著陸墊134a的頂面T2與側壁S1。如此一來，可增加導電構件(如，電容器的電極)與著陸墊134a之間的接觸面積，藉此可降低阻值，進而提升半導體(如，記憶體)元件的電性表現。此外，多孔介電層136a的製程(如，多孔介電材料層136的製程)可提供氫燒結處理的效果，因此可有效地修補晶格缺陷，進而提升半導體(如，記憶體)元件的電性表現。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10:半導體結構 100:基底 102:隔離結構 104,116,138a:介電層 106:堆疊結構 106A:位元線堆疊結構 106B:導線堆疊結構 108:位元線接觸窗 110:位元線 112,122,132a:阻障層 114,124:硬罩幕層 118,120:導電層 126,126A,126B:隔離層 128:接觸窗 130:金屬矽化物層 132:阻障材料層 134:著陸墊材料層 134a:著陸墊 136:多孔介電材料層 136a:多孔介電層 138:介電材料層 B1:底部 E1:第一端 E2:第二端 L1:曲線 OP1:開口 R1:凹槽 S1:側壁 SP1:空間 T1,T2,T3,T4:頂面

圖1A至圖1F為根據本發明的一些實施例的半導體結構的製造流程剖面圖。 圖2為根據本發明的一些實施例的半導體結構的上視圖。

10:半導體結構

100:基底

102:隔離結構

104,116,138a:介電層

106:堆疊結構

106A:位元線堆疊結構

106B:導線堆疊結構

108:位元線接觸窗

110:位元線

112,122,132a:阻障層

114,124:硬罩幕層

118,120:導電層

126,126A,126B:隔離層

128:接觸窗

130:金屬矽化物層

134a:著陸墊

136a:多孔介電層

B1:底部

E1:第一端

E2:第二端

L1:曲線

OP1:開口

R1:凹槽

S1:側壁

T1,T2,T3,T4:頂面

Claims (15)

1. 一種半導體結構，包括： 基底； 多個堆疊結構，位在所述基底上且彼此分離； 多個隔離層，位在多個所述堆疊結構的側壁上； 接觸窗，位在相鄰兩個所述隔離層之間的所述基底上； 著陸墊，位在所述接觸窗上，其中所述著陸墊位在相鄰兩個所述隔離層中的一者上，且在所述著陸墊的一側具有開口； 第一介電層，位在所述開口中；以及 多孔介電層，位在所述第一介電層與所述著陸墊之間，其中所述多孔介電層的頂面低於所述著陸墊的頂面與所述第一介電層的頂面，而在所述著陸墊與所述第一介電層之間形成凹槽，且所述凹槽暴露出所述著陸墊的側壁。
2. 如請求項1所述的半導體結構，其中所述凹槽的底部高於多個所述隔離層的頂面。
3. 如請求項1所述的半導體結構，其中所述凹槽的上視圖案圍繞所述著陸墊的上視圖案。
4. 如請求項1所述的半導體結構，其中所述第一介電層的上視圖案圍繞所述凹槽的上視圖案。
5. 如請求項1所述的半導體結構，其中 所述凹槽的剖面輪廓包括曲線， 所述曲線具有第一端與第二端， 所述第一端鄰近於所述著陸墊， 所述第二端鄰近於所述第一介電層，且 所述第二端高於所述第一端。
6. 如請求項1所述的半導體結構，更包括： 阻障層，位在所述著陸墊與所述接觸窗之間、所述著陸墊與相鄰兩個所述隔離層中的一者之間以及所述著陸墊與相鄰兩個所述隔離層中的另一者之間。
7. 如請求項1所述的半導體結構，其中多個所述堆疊結構包括位元線堆疊結構與導線堆疊結構。
8. 如請求項7所述的半導體結構，其中所述位元線堆疊結構包括： 位元線接觸窗，位在所述基底上；以及 位元線，位在所述位元線接觸窗上。
9. 如請求項7所述的半導體結構，其中所述導線堆疊結構包括： 第二介電層，位在所述基底上； 第一導電層，位在所述第二介電層上；以及 第二導電層，位在所述第一導電層上。
10. 一種半導體結構的製造方法，包括： 提供基底； 在所述基底上形成多個堆疊結構，其中多個所述堆疊結構彼此分離； 在多個所述堆疊結構的側壁上形成多個隔離層； 在相鄰兩個所述隔離層之間的所述基底上形成接觸窗； 在所述接觸窗上形成著陸墊，其中所述著陸墊位在相鄰兩個所述隔離層中的一者上，且在所述著陸墊的一側具有開口； 在所述開口中形成第一介電層；以及 在所述第一介電層與所述著陸墊之間形成多孔介電層，其中所述多孔介電層的頂面低於所述著陸墊的頂面與所述第一介電層的頂面，而在所述著陸墊與所述第一介電層之間形成凹槽。
11. 如請求項10所述的半導體結構的製造方法，其中所述著陸墊與所述開口的形成方法包括： 在多個所述堆疊結構、多個所述隔離層與所述接觸窗上形成著陸墊材料層，其中所述著陸墊材料層填入相鄰兩個所述隔離層之間的空間；以及 對所述著陸墊材料層進行圖案化製程，而形成所述著陸墊與所述開口，其中 所述開口暴露出所述著陸墊、相鄰兩個所述隔離層中的另一者與多個所述堆疊結構中的一者。
12. 如請求項10所述的半導體結構的製造方法，其中所述第一介電層與所述多孔介電層的形成方法包括： 在所述開口中形成多孔介電材料層； 在所述多孔介電材料層上形成介電材料層；以及 對所述介電材料層與所述多孔介電材料層進行回蝕刻製程，而形成所述第一介電層與所述多孔介電層，且暴露出所述著陸墊。
13. 如請求項12所述的半導體結構的製造方法，其中在所述回蝕刻製程中，所述多孔介電材料層的蝕刻速率大於所述介電材料層的蝕刻速率。
14. 如請求項12所述的半導體結構的製造方法，其中所述多孔介電材料層的材料與所述介電材料層的材料包括氮化物。
15. 如請求項10所述的半導體結構的製造方法，更包括： 在所述接觸窗上形成金屬矽化物層；以及 在所述著陸墊與所述金屬矽化物層之間形成阻障層。

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