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JP2016033968A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】第１及び第２マスクパターンのマスク厚のばらつきを解消する。
【解決手段】第１塗布膜２３０をパターニングして第１マスクパターンを形成する。次に、第１マスクパターンを覆う犠牲膜２４５を成膜し、犠牲膜２４５上に第２塗布膜２５０を成膜し、犠牲膜２４５の上面が露出するように第２塗布膜２５０をエッチバックすることにより犠牲膜２４５の凹部に埋め込まれた第２塗布膜２５０からなる第２マスクパターンを形成する。次に、犠牲膜２４５をエッチングした後、第１マスクパターンと第２マスクパターンとの組み合わせをエッチングマスクとして第３マスク絶縁層２２５及び第２マスク絶縁層２２０をエッチングする。さらに、第１及び第２マスクパターンを除去し、第２マスク絶縁層２２０をエッチングマスクとして第１マスク絶縁層２１５をエッチングし、さらに第１マスク絶縁層２１５をエッチングマスクとして被エッチング膜２１０をエッチングする。
【選択図】図１４

Description

本発明は、半導体装置の製造方法に関し、サイドウォールスペーサをマスクとしてリソグラフィー解像限界未満の微細なパターンを形成する工程を含む半導体装置の製造方法に関する。
従来、フォトリソグラフィー技術としては、フォトマスクを用いて露光・現像することで得られたフォトレジストパターンをマスクとして下地のシリコン基板やシリコン酸化膜をエッチング加工するのが普通であった。しかし、微細化が進むにつれて露光に使用する光源の種類が変化し、光源によっては、エッチング耐性の低いフォトレジストを選択せざるを得なくなってきた。このため、フォトレジストが堪えられる程度の比較的薄い下地膜、例えばシリコン窒化膜にパターンを一旦転写し、このシリコン窒化膜をマスクとしてさらにその下地膜である本来の被加工膜、例えばシリコン酸化膜をエッチングしてパターン形成する技術が多用されるようになった。この種のパターニングされたシリコン窒化膜をハードマスクと呼んでいる。
近年の半導体メモリ等の微細化、高密度化の要求は、露光機やフォトレジスト材料等のリソグラフィー技術の開発速度を上回っている。そこで、リソグラフィー解像限界未満の寸法のパターン形成方法が注目されるようになった。その一つとして例えば特許文献１には、サイドウォールスペーサ（側壁スペーサ）を形成し、サイドウォールスペーサ間にハードマスク材料を埋め込んだ後、サイドウォールスペーサをエッチングにより除去することでリソグラフィー解像限界未満の微細なパターンを形成する技術が開示されている。
また、特許文献２には、サイドウォールコア及び埋め込みマスクの材料として塗布膜を用いる方法が提案されている。この方法によれば、サイドウォールコアや埋め込みマスクを十分に低い温度で成膜することができ、被エッチング膜をパターニングするためハードマスクを用いる場合に従来生じていたハードマスクと被エッチング膜との界面での剥離を抑制することが可能となる。
特開２００８−１０３７１８号公報 特開２０１１−２３３８７８号公報
ＳＴＩ（Shallow Trench Isolation）等の島状パターンを加工する方法として、１回目のリソグラフィーとエッチングで第１の方向のラインアンドスペースパターン（第１のパターン）を形成した後、２回目のリソグラフィーとエッチングで第１の方向と交差する第２の方向のラインアンドスペースパターン（第２のパターン）を形成するダブルパターニング技術（ＬＥＬＥ技術）が知られている。ここで、第１のパターンの形成に上述したサイドウォールスペーサを利用したパターニング方法（ＳＡＤＰ技術）を採用した場合、ラインアンドスペースのピッチを半分に縮小することができ、解像限界未満の微細な島状パターンを形成することが可能である。
しかしながら、特許文献２に記載されたパターニング方法で第１のパターンを形成した場合、サイドウォールコアの位置と埋め込みマスクの位置とでマスク厚が異なるため、第１のパターンのサイドウォールコアと交差する位置に形成される第２のパターンのスペース幅と埋め込みマスクと交差する位置に形成される第２のパターンのスペース幅が異なるという問題がある。そのため、このパターニング方法で素子分離領域を形成する場合には、素子分離幅のばらつきが生じるという問題がある。
上記課題を解決するため、本発明による半導体装置の製造方法は、被エッチング膜上に第１マスク絶縁層、第２マスク絶縁層、第３マスク絶縁層及び第１塗布膜を順に成膜する工程と、前記第１塗布膜をパターニングしてサイドウォールコアを形成する工程と、前記サイドウォールコアの上面及び側面並びに前記第１塗布膜の露出面を覆う犠牲膜を成膜する工程と、前記犠牲膜上に第２塗布膜を成膜する工程と、前記第２塗布膜をエッチングして前記犠牲膜の凹部に前記第２塗布膜からなる埋め込みマスクを形成する工程と、前記犠牲膜をエッチングして前記サイドウォールコア又は前記埋め込みマスクと重ならない前記第３マスク絶縁層を露出させる工程と、前記サイドウォールコアと前記埋め込みマスクとの組み合わせからなる第１マスクパターンをエッチングマスクとして用いて前記第３マスク絶縁層及び前記第２マスク絶縁層をエッチングする工程と、前記サイドウォールコア及び前記埋め込みマスクを除去する工程と、前記第２マスク絶縁層をエッチングマスクとして用いて前記第１マスク絶縁層をエッチングする工程と、前記第１マスク絶縁層をエッチングマスクとして用いて前記被エッチング膜をエッチングする工程とを備えることを特徴とする。
本発明によれば、犠牲膜をエッチングする際のエッチングストッパーとして第３マスク絶縁層が設けられているので、第１マスクパターンによるマスク構造と第２マスクパターンによるマスク構造とを同一にすることができ、第１及び第２マスクパターンのマスク厚のばらつきを解消することができる。これにより、第１及び第２マスクパターンと交差する第３マスクパターンを形成する際、第１マスクパターンと交差する第２マスクパターンの幅と、第２マスクパターンと交差する第３マスクパターンの幅との寸法差を解消することができる。
本発明による製造方法を適用するのに好適な半導体装置の一例であるＤＲＡＭの構造を概略的に示す平面図であって、（ａ）はワード線方向の断面図、（ｂ）はビット線方向の断面図である。 （ａ）は図１のＡ−Ａ'線又はＢ−Ｂ'線に沿った半導体装置の断面図、（ｂ）は図１のＣ−Ｃ'線に沿った半導体装置の断面図である。 第１の実施形態による半導体装置の製造方法を説明するための平面図である。 第１の実施形態による半導体装置の製造方法を説明するための図であって、（ａ）はＡ−Ａ'断面図、（ｂ）はＢ−Ｂ'断面図、（ｃ）はＣ−Ｃ'断面図である。 第１の実施形態による半導体装置の製造方法を説明するための平面図である。 第１の実施形態による半導体装置の製造方法を説明するための図であって、（ａ）はＡ−Ａ'断面図、（ｂ）はＢ−Ｂ'断面図、（ｃ）はＣ−Ｃ'断面図である。 第１の実施形態による半導体装置の製造方法を説明するための平面図である。 第１の実施形態による半導体装置の製造方法を説明するための図であって、（ａ）はＡ−Ａ'断面図、（ｂ）はＢ−Ｂ'断面図、（ｃ）はＣ−Ｃ'断面図である。 第１の実施形態による半導体装置の製造方法を説明するための平面図である。 第１の実施形態による半導体装置の製造方法を説明するための図であって、（ａ）はＡ−Ａ'断面図、（ｂ）はＢ−Ｂ'断面図、（ｃ）はＣ−Ｃ'断面図である。 第１の実施形態による半導体装置の製造方法を説明するための平面図である。 第１の実施形態による半導体装置の製造方法を説明するための図であって、（ａ）はＡ−Ａ'断面図、（ｂ）はＢ−Ｂ'断面図、（ｃ）はＣ−Ｃ'断面図である。 第１の実施形態による半導体装置の製造方法を説明するための平面図である。 第１の実施形態による半導体装置の製造方法を説明するための図であって、（ａ）はＡ−Ａ'断面図、（ｂ）はＢ−Ｂ'断面図、（ｃ）はＣ−Ｃ'断面図である。 第１の実施形態による半導体装置の製造方法を説明するための平面図である。 第１の実施形態による半導体装置の製造方法を説明するための図であって、（ａ）はＡ−Ａ'断面図、（ｂ）はＢ−Ｂ'断面図、（ｃ）はＣ−Ｃ'断面図である。 第１の実施形態による半導体装置の製造方法を説明するための平面図である。 第１の実施形態による半導体装置の製造方法を説明するための図であって、（ａ）はＡ−Ａ'断面図、（ｂ）はＢ−Ｂ'断面図、（ｃ）はＣ−Ｃ'断面図である。 第１の実施形態による半導体装置の製造方法を説明するための平面図である。 第１の実施形態による半導体装置の製造方法を説明するための図であって、（ａ）はＡ−Ａ'断面図、（ｂ）はＢ−Ｂ'断面図、（ｃ）はＣ−Ｃ'断面図である。 第１の実施形態による半導体装置の製造方法を説明するための平面図である。 第１の実施形態による半導体装置の製造方法を説明するための図であって、（ａ）はＡ−Ａ'断面図、（ｂ）はＢ−Ｂ'断面図、（ｃ）はＣ−Ｃ'断面図である。 第１の実施形態による半導体装置の製造方法を説明するための平面図である。 第１の実施形態による半導体装置の製造方法を説明するための図であって、（ａ）はＡ−Ａ'断面図、（ｂ）はＢ−Ｂ'断面図、（ｃ）はＣ−Ｃ'断面図である。 第１の実施形態による半導体装置の製造方法を説明するための平面図である。 第１の実施形態による半導体装置の製造方法を説明するための図であって、（ａ）はＡ−Ａ'断面図、（ｂ）はＢ−Ｂ'断面図、（ｃ）はＣ−Ｃ'断面図である。 第１の実施形態による半導体装置の製造方法を説明するための平面図である。 第１の実施形態による半導体装置の製造方法を説明するための図であって、（ａ）はＡ−Ａ'断面図、（ｂ）はＢ−Ｂ'断面図、（ｃ）はＣ−Ｃ'断面図である。 第１の実施形態による半導体装置の製造方法を説明するための平面図である。 第１の実施形態による半導体装置の製造方法を説明するための図であって、（ａ）はＡ−Ａ'断面図、（ｂ）はＢ−Ｂ'断面図、（ｃ）はＣ−Ｃ'断面図である。 第１の実施形態による半導体装置の製造方法を説明するための平面図である。 第１の実施形態による半導体装置の製造方法を説明するための図であって、（ａ）はＡ−Ａ'断面図、（ｂ）はＢ−Ｂ'断面図、（ｃ）はＣ−Ｃ'断面図である。 第１の実施形態による半導体装置の製造方法を説明するための平面図である。 第１の実施形態による半導体装置の製造方法を説明するための図であって、（ａ）はＡ−Ａ'断面図、（ｂ）はＢ−Ｂ'断面図、（ｃ）はＣ−Ｃ'断面図である。 第１の実施形態による半導体装置の製造方法を説明するための平面図である。 第１の実施形態による半導体装置の製造方法を説明するための図であって、（ａ）はＡ−Ａ'断面図、（ｂ）はＢ−Ｂ'断面図、（ｃ）はＣ−Ｃ'断面図である。 第１の実施形態による半導体装置の製造方法を説明するための平面図である。 第１の実施形態による半導体装置の製造方法を説明するための図であって、（ａ）はＡ−Ａ'断面図、（ｂ）はＢ−Ｂ'断面図、（ｃ）はＣ−Ｃ'断面図である。 第２の実施形態による半導体装置の製造方法を説明するための平面図である。 第２の実施形態による半導体装置の製造方法を説明するための平面図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。なお、本発明の詳細な説明に用いた添付図面の種々の表示された部分の寸法は、任意に拡大縮小されており、図示された表示の実際のあるいは相対的な寸法を示唆するものではない。
まず、本発明による半導体装置の製造方法に好適な半導体装置であるＤＲＡＭ（Dynamic Random Access Memory）について簡単に説明する。
図１は、本発明の好ましい実施の形態による半導体装置の構造を示す略平面図である。また、図２（ａ）は図１のＡ−Ａ'及びＢ−Ｂ'断面図、図２（ｂ）は図１のＣ−Ｃ'断面図である。
図１及び図２（ａ），（ｂ）に示すように、本実施の形態に係る半導体装置１はＤＲＡＭであって、半導体基板１００を備えている。この半導体基板１００は例えばシリコン基板であり、その主面にはＳＴＩ(shallow trench isolation)法における素子分離領域を構成するフィールド酸化膜１０８が埋め込まれており、特にメモリセルアレイ領域にはフィールド酸化膜１０８に囲まれた複数の活性領域１０５が形成される。
複数の活性領域１０５の各々は、２組の対辺のうちの一方がｙ方向に沿って延び、他方がｘ方向及びｙ方向に対して傾斜しているｘ'方向に延びる平行四辺形であり、ｘ方向及びｙ方向に繰り返し配置されてマトリクスを構成している。各活性領域１０５には、２つのメモリセルが形成される。ただし、メモリセルアレイ領域の端に位置する活性領域１０５については、１つのメモリセルのみが形成される。なお、ｘ'方向に延びる１組の対辺の幅が露光機の解像限界に近い場合は、平行四辺形の頂点が丸まり、その位置が不明瞭となったり、ｘ'方向に延びる対辺の直線部分が判別できなくなる場合もある。
メモリセルアレイ領域には、複数のワード線（ゲート電極）１１４と、複数のビット線１２７とが形成される。
ワード線１１４は、半導体基板１００の主面に設けられたゲートトレンチの内部に埋め込まれた導体パターンであり、この導体パターンとゲートトレンチの内表面との間にはゲート絶縁膜１１１が形成される。各ワード線１１４はゲートトレンチの下部のみに埋め込まれており、ゲートトレンチの上部にはワード線１１４の上面を覆うシリコン窒化膜１１７（キャップ絶縁膜）が埋め込まれている。シリコン窒化膜１１７は、後述するストレージノードコンタクトプラグ１４０やビット線１２７とワード線１１４との間の絶縁を確保する役割を果たす。各ワード線１１４はＹ方向に沿って直線状に延設されており、１つの活性領域１０５を２本のワード線１１４が通過するように配置される。ただし、図１に示すように、メモリセルアレイ領域の端に位置する各活性領域１０５を通過するワード線１１４は１本のみとなる。
一方、ビット線１２７は、半導体基板１００の主面の上方に形成された導体パターンによって構成される。各ビット線１２７は、ｘ方向に並ぶ各活性領域１０５の中央部を通過するように折れ曲がりながら、全体として見ればｘ方向に延設されている。本実施形態においてビット線１２７はポリシリコン膜１２４，窒化チタン膜１２５，タングステン膜１２６の多層膜からなり、ビット線１２７の上面はハードマスク膜１２８（カバー絶縁膜）で覆われており、ハードマスク膜１２８の上面は層間絶縁膜１２２の上面に露出している。
ハードマスク膜１２８は、セルキャパシタ１５８とビット線１２７との間を絶縁する役割を果たす。また、各ビット線１２７の側面は、いずれも絶縁膜であるシリコン窒化膜（側面絶縁膜）１３０によって覆われている。これらシリコン窒化膜（側面絶縁膜）１３０は、後述するストレージノードコンタクトプラグ１４０とビット線１２７との間を絶縁する役割を果たす。
活性領域１０５内の構造について説明すると、各活性領域１０５内に相当する半導体基板１００内の表面近傍領域にはｐウエル（不図示）が形成され、このｐウエル内の半導体基板１００の表面に近い領域にはｎ型不純物拡散層１２０ａ，１２０ｂが形成される。これらはいずれも、半導体基板１００に不純物イオンを注入することによって形成される。図１に示すように、活性領域１０５内の不純物拡散層１２０ａ，１２０ｂは、対応する２本のワード線１１４によって３つの部分に分割される。このうち２本のワード線１１４の間に位置する活性領域１０５の中央部分の不純物拡散層１２０ａは、対応する２つのメモリセルを構成する２つのセルトランジスタ（アクセストランジスタ）に共通のソース／ドレイン領域となり、ビット線コンタクトプラグ１３２を介して、対応するビット線１２７に接続される。一方、他の２つの部分の不純物拡散層１２０ｂ，１２０ｂはそれぞれ、上記２つのセルトランジスタのもう一方のソース／ドレイン領域を構成し、ストレージノードコンタクトプラグ１４０を介して、対応するセルキャパシタ１５８の下部電極１５０に接続される。
半導体基板１００の主面には層間絶縁膜１３５が形成されており、ビット線１２７は、この層間絶縁膜１３５の内部に形成される。層間絶縁膜１３５の上面の位置は、ビット線１２７の上面を覆うハードマスク膜１２８の上面と同じ位置となるように調整される。
セルキャパシタ１５８は、下部電極１５０と、容量絶縁膜１５２と、上部電極１５６とによって構成される。
下部電極１５０は、セルキャパシタ１５８ごとに設けられる有底円筒形状の導体である。下部電極１５０は、製造時に一時的に形成される絶縁膜及びシリコン窒化膜を貫通するシリンダーホールを設けた後、その内表面を覆うように形成されたものである。
各下部電極１５０は、図１に示すように、対応するストレージノードコンタクトプラグ１４０と平面的に見て概ね重なる位置に配置されており、図２（ａ）及び（ｂ）に示すように、下面でストレージノードコンタクトプラグ１４０と接触している。ストレージノードコンタクトプラグ１４０は層間絶縁膜１２２を貫通するように形成され、下面で対応する不純物拡散層１２０ｂと接触し、上面で対応するセルキャパシタ１５８の下部電極１５０と接触している。
下部電極１５０の上端の一部分には、図２（ａ）に示すように、他の下部電極１５０との間を連結するサポート膜１５４（シリコン窒化膜）が形成される。サポート膜１５４は、細長い形状を有する下部電極１５０が互いに支え合えるように設けられているもので、これによってセルキャパシタ１５８の形成工程の途中における下部電極１５０の倒壊が防止されている。
容量絶縁膜１５２は、下部電極１５０の表面のうち、主に有底円筒の内側に相当する部分の全体を覆う薄い絶縁膜である。また、上部電極１５６は、容量絶縁膜１５２を介して下部電極１５０と対向するように形成された導体である。つまり、セルキャパシタ１５８は、下部電極１５０と上部電極１５６とが容量絶縁膜１５２を挟んで対向する構造を有している。上部電極１５６の上面は、図２（ａ）及び（ｂ）に示すように、シリコン酸化膜１６０によって覆われている。上部電極１５６はシリコン酸化膜１６０を貫通するコンタクトプラグ１６２を介して上部配線１６４に接続されている。
次に、半導体装置１の製造方法について説明する。
図３〜図３８は、本発明の第１の実施形態による半導体装置の製造方法の説明図である。このうち、奇数の図番（図３等）は平面図、偶数の図番（図４等）は断面図を示している。また偶数の図番において、（ａ）は図１のＡ−Ａ'断面図、（ｂ）はＢ−Ｂ'断面図、（ｃ）はＣ−Ｃ'断面図である。
まず図３及び図４（ａ）、（ｂ）、（ｃ）に示すように、半導体基板１００上にパッド絶縁膜２００、フィールド窒化膜２０５、アモルファスカーボン膜２１０、第１マスク絶縁層２１５、第２マスク絶縁層２２０、第３マスク絶縁層２２５、有機反射防止膜（ＢＡＲＣ）２３０、シリコン含有有機反射防止膜（Ｓｉ−ＢＡＲＣ）２３５、フォトレジスト膜２４０を順に形成する。
パッド絶縁膜２００及びフィールド窒化膜２０５は、半導体基板１００に素子分離溝１０３（図３６参照）を形成し、素子分離溝１０３の内部にフィールド酸化膜１０８（図２、図３８参照）を埋設するために必要な膜である。フィールド窒化膜２０５は２００ｎｍ程度の厚さを有している。
アモルファスカーボン膜２１０は、フィールド窒化膜２０５、パッド絶縁膜２００及び半導体基板１００のパターニングに用いられるハードマスクであり、約２００ｎｍの厚さを有している。アモルファスカーボン膜２１０はエッチング耐性に優れているため、被エッチング材料の選択の自由度を向上させることができる。またアッシングによる除去が可能であり、被エッチング材料をエッチングした後、基板に損傷を与えることなくアモルファスカーボン膜２１０を除去することができる。
第１マスク絶縁層２１５は、アモルファスカーボン膜２１０のパターニングに用いられるハードマスク材料であり、アモルファスカーボン膜２１０の表面が損傷しないように保護する保護膜としての役割と、アモルファスカーボン膜２１０をエッチングするためのハードマスクとしての役割とを有している。特に限定されないが、第１マスク絶縁層２１５はシリコン窒化膜（ＳｉＮ）又はシリコン酸窒化膜（ＳｉＯＮ）であることが好ましい。第１マスク絶縁層２１５は約３０ｎｍの厚さを有しており、ＣＶＤ法により形成することができる。
第２マスク絶縁層２２０は、１回目のリソグラフィーとエッチングで形成されるＸ'方向のラインアンドスペースパターン（第１及び第２マスクパターン）と、２回目のリソグラフィーとエッチングで形成されるＹ方向のラインアンドスペースパターン（第３マスクパターン）とを合成するために用いられる絶縁膜である。第２マスク絶縁層２２０はシリコン酸化膜（ＳｉＯ）であることが好ましい。
第３マスク絶縁層２２５は、第２マスク絶縁層２２０のパターニングに用いられるハードマスクであり、特に後述するシリコン酸化膜２４５をエッチングする際にエッチングストッパーとしての役割を果たすものである。第３マスク絶縁層２２５はシリコン窒化膜（ＳｉＮ）又はシリコン酸窒化膜（ＳｉＯＮ）であることが好ましい。
有機反射防止膜２３０は、下地表面の反射率を制御する役割を果たすほか、下地の凹部を埋めたときの表面の平坦化、さらには下地のエッチングマスクを強化する役割を果たす。シリコン含有有機反射防止膜２３５はフォトレジスト膜２４０をエッチングマスクとしてエッチングする際のエッチング耐性を強化する役割を果たすものであり、例えば４０％のシリコン含有率を有している。有機反射防止膜２３０の厚さは２００ｎｍ、シリコン含有有機反射防止膜２３５の厚さは３０ｎｍとすることができる。有機反射防止膜２３０及びシリコン含有有機反射防止膜２３５は、スピンコート法により形成することができ、常温から２００℃までの温度範囲内で形成される。
フォトレジスト膜２４０はシリコン含有有機反射防止膜２３５及び有機反射防止膜２３０をパターニングするために設けられている。フォトレジスト膜２４０は上記有機反射防止膜２３０と同様、例えばＡｒＦ用フォトレジストをスピンコート法により形成することができ、常温から２００℃までの温度範囲内で形成される。
次に、図５及び図６（ａ）、（ｂ）、（ｃ）に示すように、フォトレジスト膜２４０を加工してレジストパターン２４０ａを形成する。レジストパターン２４０ａはＡｒＦ液浸露光装置を用いてパターニングすることにより形成することができる。レジストパターン２４０ａはＸ'方向に延びる直線状の開口部（トレンチ）がＹ方向に所定のピッチで繰り返し形成されたラインアンドスペースパターンである。レジストパターン２４の隣接するラインパターン間のスペース幅はラインパターンの幅の２倍乃至３倍であることが好ましい。
次に、図７及び図８（ａ）、（ｂ）、（ｃ）に示すように、レジストパターン２４０ａをエッチングマスクとして用いてシリコン含有有機反射防止膜２３５及び有機反射防止膜２３０を異方性エッチングすることにより、レジストパターン２４０ａをシリコン含有有機反射防止膜２３５及び有機反射防止膜２３０に転写する。エッチングは第３マスク絶縁層２２５に対するエッチング選択比が取れる条件下で行い、酸素（Ｏ２）、一酸化炭素（ＣＯ）を含むエッチングガスを用いてシリコン含有有機反射防止膜２３５及び有機反射防止膜２３０を除去し、引き続き、水素（Ｈ２）及び窒素（Ｎ２）を含むエッチングガスを用いて残差を除去する。以上により、レジストパターン２４０ａに覆われていないシリコン含有有機反射防止膜２３５及び有機反射防止膜２３０が選択的に除去され、レジストパターン２４０ａの開口部の下にはシリコン含有有機反射防止膜２３５及び有機反射防止膜２３０を貫通する開口部２３０ａが形成され、第３マスク絶縁層２２５の表面が露出する。以下、シリコン含有有機反射防止膜２３５及び有機反射防止膜２３０からなるパターンをサイドウォールコア（第１マスクパターン）という。
次に、図９及び図１０（ａ）、（ｂ）、（ｃ）に示すように、開口部２３０ａが形成されたシリコン含有有機反射防止膜２３５及び有機反射防止膜２３０にコンフォーマルな犠牲膜、例えばシリコン酸化膜２４５を一様に形成する。シリコン酸化膜２４５はリソグラフィー解像限界未満の寸法を有する微細パターンを形成するために使用される。シリコン酸化膜２４５の形成は、有機反射防止膜２３０及びシリコン含有有機反射防止膜２３５の耐熱温度よりも低い温度で行われ、且つ、開口部２３０ａの段差に対するステップカバレッジが良好となるように行われる。具体的には、シリコン酸化膜２４５は、ＡＬＤ（Atomic Layer Deposition）法を用いて、２００℃以下、好ましくは５０℃以下の低温で形成される。なお犠牲膜はシリコン酸化膜に形成されず、２００℃以下の低温で形成可能であり、ステップカバレッジに優れ、有機膜に対してエッチング選択比が取れる材料であればよい。
シリコン酸化膜２４５の厚さは、開口部２３０ａ内が完全に埋め込まれることがないような膜厚で形成する。開口部２３０ａの側壁に形成されるシリコン酸化膜２４５の厚さＴ１＝２５ｎｍ（＝サイドウォールコアの幅Ｗ１）とすることで、開口部２３０ａ内には幅Ｗ３＝２５ｎｍのシリコン酸化膜２４５の凹部２４５ａが形成される。すなわち、有機反射防止膜２３０及びシリコン含有有機反射防止膜２３５によるサイドウォールコアの幅Ｗ１、シリコン酸化膜２４５によるサイドウォールスペーサの幅Ｗ２、シリコン酸化膜２４５の凹部２４５ａの幅Ｗ３はすべて等しくなる。但し、本実施形態は幅Ｗ１、幅Ｗ２及び幅Ｗ３がすべて等しい場合に限定するものではなく、例えば幅Ｗ１を３０ｎｍとし、厚さＴ１を２０ｎｍとすることで、幅Ｗ１及び幅Ｗ３が３０ｎｍで幅Ｗ２が２０ｎｍとなる様に形成しても良い。
次に、図１１及び図１２（ａ）、（ｂ）、（ｃ）に示すように、シリコン酸化膜２４５上に有機反射防止膜２５０を成膜し、シリコン酸化膜２４５の凹部２４５ａ内に有機反射防止膜２５０を埋め込む。有機反射防止膜２５０の膜厚は、凹部２４５ａ内を完全に埋めることができる限りにおいて特に限定されないが、例えば１００ｎｍとすることができる。凹部２４５ａ内に埋め込む材料は有機反射防止膜に限定されず、例えばフォトレジストを用いてもよい。ただし、凹部２４５ａの位置で上面が窪んで平坦性が悪くならないような材料であることが好ましい。有機反射防止膜２５０はスピンコート法により形成することができ、常温から２００℃までの温度範囲内で成膜することができるが、下地の有機反射防止膜２３０及びシリコン含有有機反射防止膜２３５の耐熱温度よりも低い温度で成膜されることが必要である。
次に、図１３及び図１４（ａ）、（ｂ）、（ｃ）に示すように、シリコン酸化膜２４５上の有機反射防止膜２５０をエッチバックすることでシリコン酸化膜２４５の最上面を露出させると共に、シリコン酸化膜２４５の凹部２４５ａ内にのみ有機反射防止膜２５０を残すことにより、凹部２４５ａに埋め込まれた有機反射防止膜２５０からなる埋め込みマスク（第２マスクパターン）を形成する。エッチングガスとしては、酸素（Ｏ２）と一酸化炭素（ＣＯ）を含むガスを用いることができる。有機反射防止膜２５０からなる埋め込みマスクの幅は、凹部２４５ａの幅と等しい。上述のように有機反射防止膜２５０の平坦性が高い場合には、凹部２４５ａ内に形成される埋め込みマスクの高さは等しくなり、ウェーハ面内で均一なパターンを形成することができる。
次に、図１５及び図１６（ａ）、（ｂ）、（ｃ）に示すように、シリコン酸化膜２４５のサイドウォールスペーサを異方性エッチングにより除去する。エッチングは、有機反射防止膜２５０、シリコン含有有機反射防止膜２３５及び有機反射防止膜２３０に対するエッチング選択比が取れる条件で行う。エッチングガスには、四フッ化炭素（ＣＦ４）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）、を含むガスを用いることができる。このエッチングによりサイドウォールスペーサが除去され、シリコン含有有機反射防止膜２３５及び有機反射防止膜２３０からなるサイドウォールコアの上面及び両側の側面が露出する。また、サイドウォールコアの両側の第３マスク絶縁層２２５の上面も露出する。
もし第３マスク絶縁層２２５が設けられていないとすると、シリコン酸化膜２４５と一緒に第２マスク絶縁層２２０もエッチングされてしまうが、本実施形態のように第３マスク絶縁層２２５を設け、第２マスク絶縁層２２０が第３マスク絶縁層２２５に覆われている場合には、第２マスク絶縁層２２０を保護することができる。
次に、図１７及び図１８（ａ）、（ｂ）、（ｃ）に示すように、有機反射防止膜２５０、シリコン含有有機反射防止膜２３５及び有機反射防止膜２３０をエッチングマスクとして用いて、第３マスク絶縁層２２５及び第２マスク絶縁層２２０を異方性エッチングにより選択的に除去する。このエッチングによりラインアンドスペースパターンが第２マスク絶縁層２２０に転写される。
次に、図１９及び図２０（ａ）、（ｂ）、（ｃ）に示すように、有機反射防止膜２５０、シリコン含有有機反射防止膜２３５及び有機反射防止膜２３０をウェットエッチングにより除去する。このとき、アモルファスカーボン膜２１０は第１マスク絶縁層２１５に覆われているので、アモルファスカーボン膜２１０はエッチングされずに保護される。
次に、図２１及び図２２（ａ）、（ｂ）、（ｃ）に示すように、シリコン酸化膜２４５をウェットエッチングにより除去する。仮に第３マスク絶縁層２２５が設けられていない場合、第２マスク絶縁層２２０の表面にシリコン酸化膜２４５が直接形成されるので、シリコン酸化膜２４５があるところでは第２マスク絶縁層２２０とシリコン酸化膜２４５とが一体化した厚いマスクパターンとなり、シリコン酸化膜２４５がないところでは第２マスク絶縁層２２０のみならなる薄いマスクパターンとなり、マスク厚にばらつきが生じる。しかし、第３マスク絶縁層２２５が設けられている場合には、シリコン酸化膜２４５を確実に除去することができ、第３マスク絶縁層２２５及び第２マスク絶縁層２２０からなるマスクパターンのマスク厚を一定の厚さに揃えることができる。
次に、２回目のリソグラフィー及びエッチング工程に移る。２回目のリソグラフィー及びエッチング工程では、まず図２３及び図２４（ａ）、（ｂ）、（ｃ）に示すように、有機反射防止膜２３２、シリコン含有有機反射防止膜２３７及びフォトレジスト膜２４２を順に成膜する。
次に、図２５及び図２６（ａ）、（ｂ）、（ｃ）に示すように、フォトレジスト膜２４２を加工してレジストパターン２４２ａを形成する。レジストパターン２４２ａはＡｒＦ液浸露光装置を用いてパターニングすることにより形成することができる。レジストパターン２４２ａはＹ方向に延びる直線状の開口部（トレンチ）がＸ方向に所定のピッチで繰り返し形成されたものである。
次に、図２７及び図２８（ａ）、（ｂ）、（ｃ）に示すように、レジストパターン２４２ａをエッチングマスクとして用いてシリコン含有有機反射防止膜２３７及び有機反射防止膜２３２を異方性エッチングすることにより、レジストパターン２４２ａをシリコン含有有機反射防止膜２３７及び有機反射防止膜２３２に転写する。エッチングは第３マスク絶縁層２２５に対するエッチング選択比が取れる条件下で行い、酸素（Ｏ２）、一酸化炭素（ＣＯ）を含むエッチングガスを用いて有機反射防止膜２３２及びシリコン含有有機反射防止膜２３７を除去し、引き続き、水素（Ｈ２）及び窒素（Ｎ２）を含むエッチングガスを用いて残差を除去する。以上により、レジストパターン２４２ａの開口部の下にはシリコン含有有機反射防止膜２３７及び有機反射防止膜２３２を貫通する開口部が形成され、これにより第３マスク絶縁層２２５の表面又は第１マスク絶縁層２１５の表面が露出する。
次に、図２９及び図３０（ａ）、（ｂ）、（ｃ）に示すように、シリコン含有有機反射防止膜２３７及び有機反射防止膜２３２からなるパターン（第３マスクパターン）をエッチングマスクとして用いて第３マスク絶縁層２２５及び第２マスク絶縁層２２０を異方性エッチングにより選択的に除去する。このエッチングにより、レジストパターン２４２ａが第３マスク絶縁層２２５及び第２マスク絶縁層２２０に転写され、Ｘ'方向のラインアンドスペースパターンとＹ方向のラインアンドスペースパターンとの合成パターンからなる複数の島状パターンが形成される。
例えば、第２マスク絶縁層２２０上に第３マスク絶縁層２２５が設けられていない場合には、上記のように第１マスク絶縁層２１５のパターニングに用いるマスクパターン（第１及び第２マスクパターン）のマスク厚にばらつきが生じるため、マスク厚が厚い部分（第２マスクパターン）をエッチングしたとき形成される開口パターンの幅は、マスク厚が薄い部分（第１マスクパターン）をエッチングしたときに形成される開口パターンの幅よりも狭くなる。そのため、島状パターンをＸ方向に分離するスペース幅にばらつきが生じるという問題がある。しかし、第３マスク絶縁層２２５を設け、第１マスク絶縁層２１５のパターニングに用いるマスクパターンのマスク厚を一定にした場合には、本来同じ幅になるべきはずの開口パターンの幅にばらつきが生じるという問題を解決することができる。
次に、図３１及び図３２（ａ）、（ｂ）、（ｃ）シリコン含有有機反射防止膜２３７及び有機反射防止膜２３２をウェットエッチングにより除去する。このときも、アモルファスカーボン膜２１０は第１マスク絶縁層２１５に覆われているので、アモルファスカーボン膜２１０はエッチングされずに保護される。
次に、図３３及び図３４（ａ）、（ｂ）、（ｃ）に示すように、第２マスク絶縁層２２０をエッチングマスクとして用いて第１マスク絶縁層２１５及びアモルファスカーボン膜２１０を異方性エッチングにより除去する。このとき、第３マスク絶縁層２２５も一緒に除去される。これにより、島状のパターンがアモルファスカーボン膜２１０に転写される。
次に、図３５及び図３６（ａ）、（ｂ）、（ｃ）に示すように、アモルファスカーボン膜２１０をエッチングマスクとして用いてフィールド窒化膜２０５及びパッド絶縁膜２００をそれぞれ異方性エッチングにより選択的に除去し、さらに半導体基板１００を異方性エッチングにより選択的除去し、これにより素子分離溝１０３を形成する。
次に、図３７及び図３８（ａ）、（ｂ）、（ｃ）に示すように、素子分離溝１０３の内部にフィールド酸化膜１０８を埋め込むことにより、フィールド酸化膜１０８が形成される。その後、周知の方法で各構成要素を形成することにより、図１及び図２に示した半導体装置１が完成する。図示のように、第１マスクパターンと第３マスクパターンとの交点に形成されるフィールド酸化膜１０８のＸ方向の幅ＷＡと、第２マスクパターンと第３マスクパターンとの交点に形成されるフィールド酸化膜１０８のＸ方向の幅ＷＢは同一であるので、各活性領域１０５に形成されるメモリセルの信頼性を高めることができる。
以上説明したように、本実施形態による半導体装置の製造方法は、第２マスク絶縁層２２０上に第３マスク絶縁層２２５が設けられているので、シリコン酸化膜２４５のサイドウォールスペーサの除去時に下層の第２マスク絶縁層２２０がサイドウォールスペーサと一緒にパターニングされることがない。また、第１マスク絶縁層２１５のパターニングに用いられる第２マスクパターンの形成において第２マスク絶縁層２２０とシリコン酸化膜２４５との一体化によるマスク厚のばらつき防止することができ、第１マスクパターンと第２マスクパターンとの組み合わせにおけるマスク厚を一定にすることができる。したがって、隣接する島状パターン間の分離幅（素子分離幅）のばらつきを抑えることができる。
図３９及び図４０は、本発明の第２の実施形態による半導体装置の製造方法の説明図である。なお図３９及び図４０の工程は第１の実施形態における図２５及び図２７の工程にそれぞれ対応しており、図３９の断面図は図２５であり、図４０の断面図は図２７である。
第２の実施形態において、図３から図２４までの工程は第１の実施形態と同じである。その後、第２のパターンを形成するためフォトレジスト膜２４２を加工してレジストパターン２４２ａを形成する。図３９及び図２５に示すように、レジストパターン２４２ａはＹ方向に周期的に配列される複数の開口部（ホールパターン）がＸ方向に所定のピッチで繰り返し形成されたものである。すなわち、本実施形態におけるレジストパターン２４２ａは、連続的な実線パターンではなく、Ｙ方向に延びる断続的な破線パターンである。ホールパターンの形状は長円状や楕円状であってもよく、矩形状であってもよい。
次に、図４０及び図２７に示すように、レジストパターン２４２ａをエッチングマスクとして用いてシリコン含有有機反射防止膜２３７及び有機反射防止膜２３２を異方性エッチングすることにより、レジストパターン２４２ａをシリコン含有有機反射防止膜２３７及び有機反射防止膜２３２に転写する。以上により、レジストパターン２４２ａの開口部の下にはシリコン含有有機反射防止膜２３７及び有機反射防止膜２３２を貫通する開口部が形成され、これにより第３マスク絶縁層２２５の表面又は第１マスク絶縁層２１５の表面が露出する。その後の工程は、第１の実施形態と同様である。
本実施形態においても、第２マスク絶縁層２２０上に第３マスク絶縁層２２５が設けられているので、第１の実施形態と同様の効果を奏することができる。すなわち、シリコン酸化膜２４５のサイドウォールスペーサの除去時に下層の第２マスク絶縁層２２０がサイドウォールスペーサと一緒にパターニングされることがない。また、第１マスク絶縁層２１５のパターニングに用いられる第２マスクパターンの形成において第２マスク絶縁層２２０とシリコン酸化膜２４５との一体化によるマスク厚のばらつきを防止することができ、第１マスクパターンと第２マスクパターンとの組み合わせにおけるマスク厚を一定にすることができる。したがって、隣接する島状パターン間の分離幅（素子分離幅）のばらつきを抑えることができる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態においては、半導体基板上に複数の活性領域を定義する素子分離領域を形成するための加工方法として本発明を適用しているが、本発明は素子分離領域の形成に限定されるものではなく、種々の目的で使用することができる。
１ 半導体装置
１００ 半導体基板
１０３ 素子分離溝
１０５ 活性領域
１０８ フィールド酸化膜
１１１ ゲート絶縁膜
１１４ ワード線
１１７ シリコン窒化膜
１２０ａ，１２０ｂ 型不純物拡散層
１２２ 層間絶縁膜
１２４ ポリシリコン膜
１２５ 窒化チタン膜
１２６ タングステン膜
１２７ ビット線
１２８ ハードマスク膜
１３２ ビット線コンタクトプラグ
１３５ 層間絶縁膜
１４０ ストレージノードコンタクトプラグ
１５０ 下部電極
１５２ 容量絶縁膜
１５４ サポート膜
１５６ 上部電極
１５８ セルキャパシタ
１６０ シリコン酸化膜
１６２ コンタクトプラグ
１６４ 上部配線
２００ パッド絶縁膜
２０５ フィールド窒化膜
２１０ アモルファスカーボン膜
２１５ 第１マスク絶縁層
２２０ 第２マスク絶縁層
２２５ 第３マスク絶縁層
２３０ 有機反射防止膜
２３０ａ 開口部
２３２ 有機反射防止膜
２３５ シリコン含有有機反射防止膜
２３７ シリコン含有有機反射防止膜
２４０ フォトレジスト膜
２４０ａ レジストパターン
２４２ フォトレジスト膜
２４２ａ レジストパターン
２４５ シリコン酸化膜
２４５ａ シリコン酸化膜の凹部
２５０ 有機反射防止膜

Claims (11)

  1. 被エッチング膜上に第１マスク絶縁層、第２マスク絶縁層、第３マスク絶縁層及び第１塗布膜を順に成膜する工程と、
    前記第１塗布膜をパターニングして第１マスクパターンを形成する工程と、
    前記第１マスクパターンの上面及び側面並びに前記第３マスク絶縁層の露出面を覆う犠牲膜を成膜する工程と、
    前記犠牲膜上に第２塗布膜を成膜する工程と、
    前記第２塗布膜をエッチバックして前記犠牲膜の凹部だけに前記第２塗布膜を残すことにより前記第２塗布膜からなる第２マスクパターンを形成する工程と、
    前記犠牲膜をエッチングして前記第１マスクパターン又は前記第２マスクパターンと重ならない前記第３マスク絶縁層を露出させる工程と、
    前記第１マスクパターンと前記第２マスクパターンとの組み合わせをエッチングマスクとして用いて前記第３マスク絶縁層及び前記第２マスク絶縁層をエッチングする工程と、
    前記第１及び第２マスクパターンを除去する工程と、
    前記第２マスク絶縁層をエッチングマスクとして用いて前記第１マスク絶縁層をエッチングする工程と、
    前記第１マスク絶縁層をエッチングマスクとして用いて前記被エッチング膜をエッチングする工程とを備えることを特徴とする半導体装置の製造方法。
  2. 前記第１マスク絶縁層はシリコン窒化膜又はシリコン酸窒化膜であり、
    前記第２マスク絶縁層はシリコン酸化膜であり、
    前記第３マスク絶縁層はシリコン窒化膜又はシリコン酸窒化膜である、請求項１に記載の半導体装置の製造方法。
  3. 前記犠牲膜はシリコン酸化膜である、請求項１又は２に記載の半導体装置の製造方法。
  4. 前記被エッチング膜は、半導体基板上に形成されたアモルファスカーボン膜である、請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
  5. 前記第１塗布膜は、有機反射防止膜及びシリコン含有有機反射防止膜を順に成膜してなる二層膜であり、
    前記第２塗布膜は、有機反射防止膜であり、
    前記第３塗布膜は、有機反射防止膜及びシリコン含有有機反射防止膜を順に成膜してなる二層膜である、請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
  6. 前記第１マスクパターンは、第１方向に延在するラインパターンが第１方向と直交する方向に繰り返し配列され、隣接するラインパターン間のスペース幅が前記ラインパターンの幅の２倍乃至３倍に設定された第１ラインアンドスペースパターンであり、
    前記第２マスクパターンは、前記第１方向に延在するラインパターンが前記第１方向と直交する方向に繰り返し配列され、且つ、各ラインパターンが前記第１マスクパターンの２つのラインパターン間に配置された第２ラインアンドスペースパターンであり、
    前記犠牲膜の膜厚は、前記第１ラインアンドスペースパターンの前記ラインパターンの幅と同じか、または薄い、請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
  7. 前記第１マスクパターン及び前記第２マスクパターンを除去する工程の後であって、前記第２マスク絶縁層をエッチングマスクとして用いて前記第１マスク絶縁層をエッチングする工程の前に、
    第３塗布膜を成膜する工程と、
    前記第３塗布膜をパターニングする工程と、
    前記第３塗布膜からなる第３マスクパターンをエッチングマスクとして用いて前記第３マスク絶縁層及び前記第２マスク絶縁層をエッチングする工程と、
    前記第３塗布膜を除去する工程とをさらに備える、請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
  8. 前記第１マスクパターンは、第１方向に延在するラインパターンが第１方向と直交する方向に繰り返し配列され、隣接するラインパターン間のスペース幅が前記ラインパターンの幅の２倍乃至３倍に設定された第１ラインアンドスペースパターンであり、
    前記第２マスクパターンは、前記第１方向に延在するラインパターンが前記第１方向と直交する方向に繰り返し配列され、且つ、各ラインパターンが前記第１マスクパターンの隣接するラインパターン間に配置された第２ラインアンドスペースパターンであり、
    前記犠牲膜の膜厚は、前記第１ラインアンドスペースパターンの前記ラインパターンの幅と同じか、または薄く、
    前記第３マスクパターンは、前記第１方向と交差する第２方向に延在するラインパターンが第２方向と直交する方向に繰り返し配列された第３ラインアンドスペースパターンである、請求項７に記載の半導体装置の製造方法。
  9. 前記第１マスクパターンは、第１方向に延在するラインパターンが第１方向と直交する方向に繰り返し配列され、隣接するラインパターン間のスペース幅が前記ラインパターンの幅の２倍乃至３倍に設定された第１ラインアンドスペースパターンであり、
    前記第２マスクパターンは、前記第１方向に延在するラインパターンが前記第１方向と直交する方向に繰り返し配列され、且つ、各ラインパターンが前記第１マスクパターンの隣接するラインパターン間に配置された第２ラインアンドスペースパターンであり、
    前記犠牲膜の膜厚は、前記第１ラインアンドスペースパターンの前記ラインパターンの幅と同じか、または薄く、
    前記第３マスクパターンは、前記第１方向と交差する第２方向に周期的に配置される複数のホールパターンのそれぞれが第２方向と直交する方向に繰り返し配列されたホールアレイパターンである、請求項７に記載の半導体装置の製造方法。
  10. 被エッチング膜上に第１マスク絶縁層、第２マスク絶縁層、第３マスク絶縁層を順に成膜する工程と、
    互いに平行で、それぞれが第１の方向に延在する第１マスクパターン及び第２マスクパターンを前記第３絶縁層上に形成する工程と、
    前記第１マスクパターンと前記第２マスクパターンとの組み合わせをエッチングマスクとして用いて前記第３マスク絶縁層及び前記第２マスク絶縁層をエッチングする工程と、
    前記第２マスク絶縁層をエッチングマスクとして用いて前記第１マスク絶縁層をエッチングする工程と、
    前記第１マスク絶縁層をエッチングマスクとして用いて前記被エッチング膜をエッチングする工程とを備えることを特徴とする半導体装置の製造方法。
  11. 前記第１マスクパターンと前記第２マスクパターンとの組み合わせをエッチングマスクとして用いて前記第３マスク絶縁層及び前記第２マスク絶縁層をエッチングする工程の後であって、前記第２マスク絶縁層をエッチングマスクとして用いて前記第１マスク絶縁層をエッチングする工程の前に、
    前記第１マスクパターン及び第２マスクパターンのそれぞれと交差し、前記第１方向と交差する第２方向に延在する第３のマスクパターンを形成する工程と、
    前記第３のマスクパターンをエッチングマスクとして用いて、前記第３マスク絶縁層及び前記第１絶縁層の少なくとも一部をエッチングする工程とをさらに備える、請求項１０に記載の半導体装置の製造方法。
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