TW202220056A - 半導體裝置 - Google Patents

Abstract

半導體裝置具有主表面、具有形成於該主表面上之第一雜質區域之半導體基板、形成於具有該第一雜質區域之該主表面上之該第一電極、形成於該主表面上使得包圍該第一電極之絕緣膜、形成於該絕緣膜上使得與該第一電極隔開且環形包圍該第一電極之第二電極及半絕緣膜。該第一電極具有外周邊邊緣部分。該半絕緣膜自該外周邊邊緣部分上至該第二電極上連續形成。該外周邊邊緣部分包含第一角部分。該第二電極具有面向該第一角部分之該第二角部分。移除在該第一角部分與該第二角部分之間之該絕緣膜上之該半絕緣膜。

Description

半導體裝置

本發明係關於一種半導體裝置。日本專利特許公開案第8-130317號(專利文件1)描述二極體。根據專利文件1之二極體包含一半導體基板、一絕緣膜、一陽極電極、一等位環形電極及一半絕緣膜。

該半導體基板具有一第一n型區域、一第二n型區域及一p型區域。該第一n型區域位於該半導體基板之一背面上。該第二n型區域位於與該第一n型區域接觸之該半導體基板之一主表面上。該p型區域位於該半導體基板之該主表面上使得包圍該第二n型區域。該第一n型區域及該第二n型區域係陰極區域，該p型區域係一陽極區域。該絕緣膜形成於該半導體基板之該主表面上使得平面圖中包圍該p型區域。

該陽極電極形成於具有該p型區域之該半導體基板之該主表面上。該等位環形電極以一環形形狀包圍該陽極電極且與該陽極電極具有一空間。該半絕緣膜自該陽極電極之一外周邊邊緣部分上至該等位環上連續形成。

在當根據專利文件1之二極體可歸因於該陽極電極與該等位環之間的電位差而反向偏壓時之一狀態中，一微小電流流動通過該半絕緣膜。相關聯之電位梯度、該空乏層圍繞該p型區域之一外周邊邊緣延伸、改良根據專利文件1之二極體之耐受電壓。即，該半絕緣膜充當一電阻場板。

根據由本發明者獲取之知識，專利文件1中之二極體描述之耐受電壓特性可波動。且根據由本發明者獲取之知識，在專利文件1中所描述之二極體中，一半絕緣膜中可出現裂紋。

所揭示之實施例提供能夠抑制該半絕緣膜中之裂紋之出現同時抑制該等耐受電壓特性中之變動之該半導體裝置。

根據一個實施例之該半導體裝置具有含該主表面及形成於該主表面中之一第一雜質區域之半導體基板、形成於具有該第一雜質區域之該主表面上之一第一電極、形成於該主表面上使得包圍該第一電極之該絕緣膜、形成於該絕緣膜上使得與該第一電極隔開且環形包圍該第一電極之一第二電極及該半絕緣膜。該第一電極具有該外周邊邊緣部分。該半絕緣膜自該外周邊邊緣部分上至該第二電極上連續形成。該外周邊邊緣部分包含一第一角部分。該第二電極具有面向該第一角部分之一第二角部分。移除在該第一角部分與該第二角部分之間之該絕緣膜上之該半絕緣膜。

根據根據實施例之半導體裝置，當抑制該等耐受電壓特性中之變動時，可抑制該半絕緣膜中之裂紋。

相關申請案之交叉參考 包含說明書、圖式及摘要之2020年11月4日申請之日本專利申請案第2020-184270號之揭示內容之全部內容以引用的方式併入本文中。

將參考圖描述實施例之細節。在下圖中，相同或對應部分由相同元件符號指定，且將不再度重複解釋。

(第一實施例) 將描述根據第一實施例之半導體裝置(下文指稱半導體裝置DEV1)。

(半導體裝置DEV1之配置) 圖1係半導體裝置DEV1之一平面圖。在圖1中，省略一鈍化膜PV之圖示。圖2係圖1之II-II中之橫截面圖。圖3係圖2之區域III中之一放大圖。圖4係圖1之IV-IV中之放大橫截面圖。如圖1、圖2、圖3及圖4中所展示，半導體裝置DEV1係一二極體。二極體較佳地係一快速恢復二極體。

半導體裝置DEV1具有一半導體基板SUB、一第一電極EL1、一絕緣膜IF、一第二電極EL2、一半絕緣膜SIF、一第三電極EL3及鈍化膜PV。

半導體基板SUB具有一第一表面MS (主表面)及一第二表面BS (背面)。第一表面MS及第二表面BS係半導體基板SUB在厚度方向上之一端面。第二表面BS係第一表面MS之一相對表面。半導體基板SUB由(例如)一單晶矽形成。

半導體基板SUB具有一雜質區域R1、一雜質區域R2、一雜質區域R3、一雜質區域R4及一雜質區域R5。

雜質區域R1形成於第二表面BS上。雜質區域R1之傳導性類型係一第一傳導性類型。第一傳導性類型係(例如) n型。雜質區域R2形成於第一表面MS上。雜質區域R2之第二表面BS側與雜質區域R1之第一表面MS側接觸。雜質區域R2之傳導性類型係第一傳導性類型。雜質區域R2中之一雜質濃度低於雜質區域R1中之雜質濃度。雜質區域R1及R2係陰極區域。

雜質區域R3形成於第一表面MS上。雜質區域R3之傳導性類型係一第二傳導性類型。第二傳導性類型係第一傳導性類型之相對傳導性類型。第二傳導性類型係(例如) p型。雜質區域R3在雜質區域R2之間形成一pn接面。雜質區域R3係陽極區域。

雜質區域R4形成於第一表面MS上。雜質區域R4在一平面圖中環形包圍雜質區域R3。雜質區域R4在一平面圖中與雜質區域R3接觸。雜質區域R4之傳導性類型係第二傳導性類型。雜質區域R4中之雜質濃度低於雜質區域R3中之雜質濃度。雜質區域R4係RESURF (縮減表面場)區域。

雜質區域R5形成於第一表面MS上，且雜質區域R5在一平面圖中環形包圍雜質區域R4。在一平面圖中，雜質區域R5與雜質區域R4分離(在雜質區域R4與雜質區域R5之間隔開)。雜質區域R5係一通道阻絕體區域。雜質區域R5接地。

第一電極EL1形成於第一表面MS上。更具體而言，第一電極EL1形成於具有雜質區域R3之第一表面MS上。第一電極EL1電連接至雜質區域R3。在一平面圖中，第一電極EL1具有含修圓角之一矩形形狀。第一電極EL1由(例如)鋁形成。第一電極EL1係陽極電極。

第一電極EL1具有一外周邊邊緣PP。一外周邊邊緣部分PP係在一平面圖中位於第一電極EL1之外周邊邊緣上之第一電極EL1之一部分。外周邊邊緣部分PP可形成於絕緣膜IF上。在此情況中，外周邊邊緣PP充當一導電場板。

外周邊邊緣部分PP具有一角部分PPa及一筆直部分PPb。在一平面圖中，角部分PPa位於第一電極EL1之角處。在一平面圖中，角部分PPa具有朝向第二電極EL2之一凸曲線形狀。筆直部分PPb連續至角部分PPa之端。在一平面圖中，筆直部分PPb線性延伸。

絕緣膜IF形成於第一表面MS上。在一平面圖中，絕緣膜IF包圍第一電極。一開口OP1及一開口OP2形成於絕緣膜IF中。開口OP1及開口OP2在厚度方向上穿透絕緣膜IF。第一電極EL1透過開口OP1電連接至雜質區域R3。第二電極EL2透過開口OP2電連接至雜質區域R5。絕緣膜IF由(例如)氧化矽形成。

第二電極EL2形成於絕緣膜IF上。在一平面圖中，第二電極EL2包圍第一電極EL1。第二電極EL2在一平面圖中呈環形。在一平面圖中，第二電極EL2具有沿外周邊邊緣部分PP之一形狀。第二電極EL2形成於雜質區域R5形成於其中之第一表面MS上之絕緣膜IF上。

在一平面圖中，第二電極EL2與第一電極EL1隔開(第一電極EL1與第二電極EL2之間存在一間隙)。自另一角度來看，絕緣膜IF曝露於第一電極EL1與第二電極EL2之間。第二電極EL2由(例如)鋁形成。

第二電極EL2具有一角部分EL2a及一筆直部分EL2b。角部分EL2a與角部分PPa相對，其間具有一空間。筆直部分EL2b連續至角部分EL2a。在一平面圖中，筆直部分EL2b在一直線中延伸。在一平面圖中，筆直部分EL2b平行於筆直部分PPb延伸。

半絕緣膜SIF由一半絕緣材料形成。半絕緣膜SIF之電阻率(例如)大於或等於10 ⁵Ω cm且小於或等於10 ¹³Ω cm。半絕緣膜SIF係(例如)一半絕緣氮化矽膜。半絕緣氮化矽薄膜之特定電阻可藉由調整薄膜中之矽之量來調整。

半絕緣膜SIF不受限於此。半絕緣膜SIF可為一多晶矽膜。藉由調整薄膜中之雜質之摻雜量來調整多晶矽薄膜之電阻率。

半絕緣膜SIF自外周邊邊緣PP上至第二電極EL2上連續形成。即，半絕緣膜SIF形成於外周邊邊緣PP上、第二電極EL2上及第一電極EL1與第二電極EL2之間的絕緣膜IF上。因此，第一電極EL1及第二電極EL2電連接。

在其中半導體裝置DEV1反向偏壓之一狀態中，歸因於第一電極EL1與第二電極EL2之間的電位差，一微小電流流動通過半絕緣膜SIF。藉由此電流流動通過半絕緣膜SIF之電位梯度，在一平面圖中，空乏層趨向於在雜質區域R3之外周邊邊緣附近延伸，改良半導體裝置DEV1之耐受電壓。即，半絕緣膜SIF充當電阻場板。

然而，至少部分移除角部分PPa與角部分EL2a之間的絕緣膜IF上之半絕緣膜SIF。因此，角部分PPa上之半絕緣膜SIF及角部分EL2a上之半絕緣膜SIF被分離。

第三電極EL3形成於第二表面BS上。第三電極EL3電連接至雜質區域R1。即，第三電極EL3係一陰極電極。第三電極EL3由(例如)鋁形成。

形成鈍化膜PV使得覆蓋半絕緣膜SIF。一開口OP3形成於鈍化膜PV中。開口OP3在厚度方向上穿透鈍化膜PV。第一電極EL1自開口OP3曝露。鈍化膜PV由(例如)聚醯亞胺形成。

(半導體裝置DEV1之製造方法) 圖5係展示半導體裝置DEV1之製造方法之一程序圖。如圖5中所展示，半導體裝置DEV1之製造方法具有一製備步驟S1、一磊晶生長步驟S2、一絕緣膜形成步驟S3、一離子植入步驟S4、一第一電極形成步驟S5、一半絕緣膜形成步驟S6、一第二電極形成步驟S7、一鈍化膜形成步驟S8l及一單粒化步驟S9。

圖6係製備步驟S1中之半導體裝置DEV1之橫截面圖。如圖6中所展示，在準備步驟S1中，製備半導體基板SUB。在製備步驟S1中製備之半導體基板SUB僅具有雜質區域R1。

圖7係磊晶生長步驟S2中之半導體裝置DEV1之橫截面圖。如圖7中所展示，在磊晶生長步驟S2中，雜質區域R2藉由(例如) CVD (化學氣相沈積)方法在雜質區域R1上磊晶生長。

圖8係絕緣膜形成步驟S3中之半導體裝置DEV1之橫截面圖。如圖8中所展示，在絕緣膜形成步驟S3中，形成絕緣膜IF。在形成絕緣膜IF時，首先，藉由一熱氧化方法、一CVD方法或其類似者將構成絕緣膜IF之一材料形成一膜。第二，使用藉由光微影圖案化之一遮罩蝕刻膜。因此，形成絕緣膜IF。

圖9係離子植入步驟S4中之半導體裝置DEV1之橫截面圖。如圖8中所展示，在離子植入步驟S4中，藉由執行離子植入，形成雜質區域R3、雜質區域R4及雜質區域R5。

圖10係第一電極形成步驟S5中之半導體裝置DEV1之橫截面圖。如圖10中所展示，在第一電極形成程序S5中，形成第一電極EL1及第二電極EL2。在形成第一電極EL1及第二電極EL2時，首先，藉由(例如)使用一濺鍍方法形成構成第一電極EL1及第二電極EL2之一材料。第二，使用由光微影圖案化之一遮罩蝕刻膜。因此，形成第一電極EL1及第二電極EL2。

圖11係半絕緣膜形成步驟S6中之半導體裝置DEV1之橫截面圖。如圖11中所展示，在半絕緣膜形成步驟S6中，形成半絕緣膜SIF。在形成半絕緣膜SIF時，首先，藉由一CVD方法或其類似者將構成半絕緣膜SIF之材料形成一膜。第二，使用由光微影圖案化之一遮罩蝕刻膜。由此，形成半絕緣膜SIF。

圖12係第二電極形成程序S7中之半導體裝置DEV1之橫截面圖。如圖12中所展示，在第二電極形成步驟S7中，形成第三電極EL3。藉由使用(例如)一濺鍍方法形成構成第三電極EL3之一材料之一膜來形成第三電極EL3。

在鈍化膜形成步驟S8l中，形成鈍化膜PV。在形成鈍化膜PV時，首先，將構成鈍化膜PV之一材料形成一膜。第二，使用光微影圖案化膜。因此，形成鈍化膜PV。

在單粒化步驟S9中，執行半導體裝置DEV1之單粒化。此單粒化藉由使用(例如)一切割刀片切割來執行。因此，製造圖1至圖4中所展示之構造之半導體裝置DEV1。

在上述實例中，在製備步驟S1中，製備僅具有雜質區域R1之半導體基板SUB。然而，在製備步驟S1中，可製備僅具有雜質區域R2之半導體基板SUB。在此情況中，不執行磊晶生長步驟S2，且藉由自第二表面BS側之離子植入形成雜質區域R1。在第二電極形成步驟S7之前，藉由此離子植入形成雜質區域R1。

(半導體裝置DEV1之效應) 除在角部分PPa與角部分EL2a之間未移除絕緣膜IF上之半絕緣膜SIF之外，根據比較實例之半導體裝置具有相同於半導體裝置DEV1之組態。

圖13係展示根據比較實例之半導體裝置中之耐受電壓特性之一示意性圖表。在圖13中，水平軸係一反向電壓且垂直軸係一反向電流。如圖13中所展示，根據比較實例之半導體裝置之耐受電壓特性在每次重複量測時波動。雜質區域R2與雜質區域R3之間的pn接面易於在雜質區域R2之一平面圖中之角部分附近發生累增崩潰。

在此累增崩潰期間，半導體基板SUB中產生之過量載子(電子)之一部分累積於角部分PPa與角部分EL2a之間的絕緣膜IF上之半絕緣膜SIF中。因此，在半絕緣SIF下方之半導體基板SUB中，電場分佈改變。此被視為根據比較實例之半導體裝置之耐受電壓特性在每次重複量測時波動之原因。

另一方面，在半導體裝置DEV1中，至少部分移除角部分PPa與角部分EL2a之間的絕緣膜IF上之半絕緣膜SIF。因此，在半導體裝置DEV1中，累增崩潰期間形成之過量載子難以累積於角部分PPa與角部分EL2a之間的絕緣膜IF上之半絕緣膜SIF中。因此，根據半導體裝置DEV1，可抑制耐受電壓特性之中之變動。

角部分PPa與角部分EL2a之間的絕緣膜IF上之半絕緣膜SIF (諸如當熱循環施加於半導體裝置DEV1時)，可能係一應力集中點。因此，在根據比較實例之半導體裝置中，角部分PPa與角部分EL2a之間的絕緣膜IF上之半絕緣膜SIF中可出現裂紋。

另一方面，在半導體裝置DEV1中，至少部分移除角部分PPa與角部分EL2a之間的絕緣膜IF上之半絕緣膜SIF，角部分PPa與角部分EL2a之間的絕緣膜IF上之半絕緣膜SIF無法變成應力集中點。因此，根據半導體裝置DEV1，可抑制半絕緣膜SIF中出現之裂紋。

在半導體裝置DEV1中，不劃分角部分PPa與角部分EL2a之間的絕緣膜IF下方之雜質區域R4。在半導體裝置DEV1中，筆直部分PPb與筆直部分EL2b之間的絕緣膜IF上之半絕緣膜SIF對角部分PPa與角部分EL2a之間的絕緣膜IF下方之半導體基板SUB具有一特定程度之電場鬆弛效應。因此，在半導體裝置DEV1中，即使至少部分移除角部分PPa與角部分EL2a之間的絕緣膜IF上之半絕緣膜SIF，亦維持耐受電壓。

在半導體裝置DEV1中，保留角部分PPa及角部分EL2a上之半絕緣膜SIF。因此，在半導體裝置DEV1中，此等半絕緣膜SIF可防止角部分PPa及角部分EL2a由已通過鈍化膜PV之水分或其類似者腐蝕。

在半導體裝置DEV1中，在角部分PPa與角部分EL2a之間的絕緣膜IF上實施半絕緣膜SIF之移除。由於角部分PPa與角部分EL2a之間的絕緣膜IF係扁平的，因此容易準確地形成當藉由一光微影方法實施此移除時使用之一遮罩。

在上述描述中，已描述其中半導體裝置DEV1係一二極體之情況，但半導體裝置DEV1不受限於此。半導體裝置DEV1可為(例如)一IGBT (絕緣閘雙極電晶體)。在此情況中，雜質區域R3變成IGBT之一射極區域。

(第二實施例) 下文中，將描述根據第二實施例之半導體裝置(下文指稱半導體裝置DEV2)。此處，將主要描述與半導體裝置DEV1之區別，且將不重複重複描述。

(半導體裝置DEV2之組態) 半導體裝置DEV2具有半導體基板SUB、第一電極EL1、絕緣膜IF、第二電極EL2、半絕緣膜SIF、第三電極EL3及鈍化膜PV。據此而言，半導體裝置DEV2之組態相同於半導體裝置DEV1之組態。

圖14係半導體裝置DEV2之一平面圖。在圖14中，省略鈍化膜PV。圖15係圖14中之XV-XV之放大橫截面圖。如圖14及圖15中所展示，在半導體裝置DEV2中，半絕緣膜SIF亦在角部分PPa及EL2a上移除。據此而言，半導體裝置DEV2之組態不同於半導體裝置DEV1之組態。

(半導體裝置DEV2之製造方法) 除半絕緣膜形成步驟S6之外，半導體裝置DEV2之製造方法相同於半導體裝置DEV1之製造方法。在半導體裝置DEV2之製造方法中，在半絕緣膜形成步驟S6中，圖案化構成形成於膜上之半絕緣膜SIF之材料使得半絕緣膜SIF不保留在角部分PPa及角部分EL2a上。

(半導體裝置DEV2之效應) 在外周邊邊緣PP上之半絕緣膜SIF之間，當施加一溫度循環或其類似者時，應力趨向於相對集中於角部分PPa上之半絕緣膜SIF。類似地，在第二電極EL2上之半絕緣膜SIF之間，應力趨向於相對集中於角部分EL2a上之半絕緣膜SIF上。在半導體裝置DEV2中，由於亦移除角部分PPa及角部分EL2a上之半絕緣膜SIF，因此進一步抑制半絕緣膜SIF中之裂紋產生。

(第三實施例) 下文中，將描述根據第三實施例之半導體裝置(下文指稱半導體裝置DEV3)。此處，將主要描述與半導體裝置DEV1之區別，且將不重複重複描述。

(半導體裝置DEV3之組態) 半導體裝置DEV2具有半導體基板SUB、第一電極EL1、絕緣膜IF、第二電極EL2、半絕緣膜SIF、第三電極EL3及鈍化膜PV。據此而言，半導體裝置DEV3之組態相同於半導體裝置DEV1之組態。

圖16係半導體裝置DEV3之一平面圖。在圖16中，未展示鈍化膜PV。圖17係圖16中之XVII-XVII之放大橫截面圖。如圖16及圖17中所展示，在半導體裝置DEV3中，第一電極EL1在一平面圖中具有一十字形狀。自另一角度來看，半導體裝置DEV3中之第一電極EL1具有其中角部分在一平面圖中自半導體裝置DEV1中之第一電極EL1移除之一形狀。因此，半導體裝置DEV3中之外周邊邊緣部分PP不具有角部分PPa。

在半導體裝置DEV3中，第二電極EL2不具有角部分EL2a。即，在半導體裝置DEV3中，第二電極EL2並非環形，其僅由四個筆直部分EL2b構成。

在半導體裝置DEV3中，外周邊邊緣PP不具有角部分PPa，第二電極EL2不具有角部分EL2a，其不具有自角部分PPa上至角部分EL2a上連續形成之半絕緣膜SIF。

將第一電極EL1及第二電極EL2之厚度界定為一厚度T。半導體裝置DEV3中之厚度T較佳地大於半導體裝置DEV1中之厚度T。在半導體裝置DEV3中，厚度T係(例如) 5 μm或更大。在此等方面，半導體裝置DEV3之組態不同於半導體裝置DEV1之組態。

(半導體裝置DEV3之製造方法) 除第一電極形成步驟S5及半絕緣膜形成步驟S6之外，半導體裝置DEV3之製造方法相同於半導體裝置DEV1之製造方法。在半導體裝置DEV3之製造方法中，在第一電極形成步驟S5中，第一電極EL1及第二電極EL2圖案化為圖16中所展示之形狀。

在半導體裝置DEV3之製造方法中，在半絕緣膜形成步驟S6中，圖案化形成於一膜上之構成半絕緣膜SIF之材料使得僅保留自筆直部分PPb至筆直部分EL2b連續形成之部分。在此等方面，半導體裝置DEV3之製造方法不同於半導體裝置DEV1之製造方法。

(半導體裝置DEV3之效應) 在其中厚度T增加之情況中，第一電極EL1及第二電極EL2之表面與絕緣膜IF之表面之間的位準差增加。因此，變得難以使用一光微影方法圖案化用於局部移除位於角部分PPa與角部分EL2a之間的絕緣膜IF上之半絕緣膜SIF之遮罩。

在半導體裝置DEV3中，外周邊邊緣PP不具有角部分PPa，第二電極EL2不具有角部分EL2a，其不具有自角部分PPa上至角部分EL2a上連續形成之半絕緣膜SIF。

因此，根據半導體裝置DEV3，不發生由在角部分PPa與角部分EL2a之間的絕緣膜IF上之半絕緣膜SIF中之累增崩潰期間產生之過量載子之累積引起之耐受電壓變動。此外，根據半導體裝置DEV3，由於不需要局部分移除角部分PPa與角部分EL2a之間的絕緣膜IF上之半絕緣膜SIF，因此可增加厚度T。

儘管已基於實施例具體描述由本發明者製作之本發明，但本發明不受限於所描述之實施例，且不用說可在不背離其要旨之情況下進行各種修改。

DEV1:半導體裝置 DEV2:半導體裝置 DEV3:半導體裝置 EL1:第一電極 EL2:第二電極 EL2a:角部分 EL2b:筆直部分 EL3:第三電極 IF:絕緣膜 OP1:開口 OP2:開口 OP3:開口 PP:外周邊邊緣部分 PPa:角部分 PPb:筆直部分 PV:鈍化膜 R1:雜質區域 R2:雜質區域 R3:雜質區域 R4:雜質區域 R5:雜質區域 S1:準備步驟 S2:磊晶生長步驟 S3:絕緣膜形成步驟 S4:離子植入步驟 S5:第一電極形成步驟 S6:半絕緣膜形成步驟 S7:第二電極形成步驟 S8:鈍化膜形成步驟 S9:單粒化步驟 SIF:半絕緣膜 SUB:半導體基板

圖1係一半導體裝置DEV1之一平面圖。 圖2係圖1之II-II中之一橫截面圖。 圖3係圖2之一區域III之一放大圖。 圖4係圖1之IV-IV中之一放大橫截面圖。 圖5係展示半導體裝置DEV1之製造方法之一程序圖。 圖6係一製備步驟S1中之半導體裝置DEV1之一橫截面圖。 圖7係一磊晶生長步驟S2中之半導體裝置DEV1之一橫截面圖。 圖8係一絕緣膜形成步驟S3中之半導體裝置DEV1之一橫截面圖。 圖9係一離子植入步驟S4中之半導體裝置DEV1之一橫截面圖。 圖10係一第一電極形成步驟S5中之半導體裝置DEV1之一橫截面圖。 圖11係一半絕緣膜形成步驟S6中之半導體裝置DEV1之一橫截面圖。 圖12係一第二電極形成步驟S7中之半導體裝置DEV1之一橫截面圖。 圖13係展示根據比較實例之半導體裝置中之耐受電壓特性之一示意性圖表。 圖14係一半導體裝置DEV2之一平面圖。 圖15係圖14之XV-XV中之一放大橫截面圖。 圖16係一半導體裝置DEV3之一平面圖。 圖17係圖16之XVII-XVII中之一放大橫截面圖。

EL1:第一電極

EL2:第二電極

EL2a:角部分

EL3:第三電極

IF:絕緣膜

OP1:開口

OP2:開口

OP3:開口

PP:外周邊邊緣部分

PPa:角部分

PV:鈍化膜

R1:雜質區域

R2:雜質區域

R3:雜質區域

R4:雜質區域

R5:雜質區域

SIF:半絕緣膜

SUB:半導體基板

Claims (7)

1. 一種半導體裝置，其包括： 一半導體基板，其具有一主表面及形成於該主表面中之一第一雜質區域； 一絕緣膜，其形成於該主表面上使得包圍一第一電極； 一第二電極，其形成於該絕緣膜上使得與該第一電極隔開且環形包圍該第一電極；及 一半絕緣膜，其中 該第一電極具有一外周邊邊緣部分， 該半絕緣膜自該外周邊邊緣部分上至該第二電極上連續形成， 該外周邊邊緣部分包含一第一角， 該第二電極具有面向該第一角之一第二角，且 移除在該第一角與該第二角之間之該絕緣膜上之該半絕緣膜。
2. 如請求項1之半導體裝置，其中 自該第一角至該第二角連續移除該半絕緣膜。
3. 如請求項1之半導體裝置，其中 該半導體基板具有一第二雜質區域，其係於該主表面上形成，使得與該第一雜質區域相接而環形包圍該第一雜質區域， 該第二雜質區域之一傳導性類型相同於該第一雜質區域之一傳導性類型，且 該第二雜質區域中之雜質濃度低於該第一雜質區域中之該雜質濃度。
4. 如請求項3之半導體裝置，其中 該半導體基板具有形成於該主表面上之一第三雜質區域使得與該第二雜質區域隔開且環形包圍該第二雜質區域， 該第三雜質區域接地，且 該第二電極電連接至該第三雜質區域。
5. 如請求項1之半導體裝置，其中 該半絕緣膜係一半絕緣氮化矽膜。
6. 如請求項1之半導體裝置，其中 該半導體裝置係一二極體，且 該第一雜質區域係該二極體之一陽極區域。
7. 如請求項1之半導體裝置，其中 該半導體裝置係一IGBT，且 該第一雜質區域係該IGBT之一射極區域。

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