JP2022074323A - 半導体装置 - Google Patents

Abstract

【課題】耐圧特性の変動を抑制しつつ、半絶縁膜にクラックが生じることを抑制可能な半導体装置を提供する。
【解決手段】半導体装置は、表面を有し、表面に第１不純物領域が形成されている半導体基板と、第１不純物領域がある表面上に形成されている第１電極と、第１電極を取り囲むように表面上に形成されている絶縁膜と、第１電極との間に間隔を空けて第１電極を環状に取り囲むように絶縁膜上に形成されている第２電極と、半絶縁膜とを備えている。第１電極は、外周縁部を有する。半絶縁膜は、外周縁部上から第２電極上まで連続して形成されている。外周縁部は、第１コーナ部を含む。第２電極は、第１コーナ部に対向している第２コーナ部を有している。第１コーナ部と第２コーナ部との間にある絶縁膜上の半絶縁膜は、除去されている。
【選択図】図２

Description

本発明は、半導体装置に関する。

特開平８－１３０３１７号公報（特許文献１）には、ダイオードが記載されている。特許文献１に記載のダイオードは、半導体基板と、絶縁膜と、アノード電極と、等電位リング電極と、半絶縁膜とを有している。

半導体基板は、第１ｎ型領域と、第２ｎ型領域と、ｐ型領域とを有している。第１ｎ型領域は、半導体基板の裏面にある。第２ｎ型領域は、半導体基板の表面にあり、第１ｎ型領域と接している。ｐ型領域は、第２ｎ型領域に取り囲まれるように半導体基板の表面にある。第１ｎ型領域及び第２ｎ型領域はカソード領域であり、ｐ型領域はアノード領域である。絶縁膜は、平面視においてｐ型領域を取り囲むように、半導体基板の表面上に形成されている。

アノード電極は、ｐ型領域がある半導体基板の表面上に形成されている。等電位リング電極は、絶縁膜上に形成されている。等電位リング電極は、アノード電極との間に間隔を空けてアノード電極を環状に取り囲んでいる。半絶縁膜は、アノード電極の外周縁部上から等電位リング上まで連続して形成されている。

特許文献１に記載のダイオードが逆バイアスされている状態において、アノード電極と等電位リングとの間の電位差に起因して、半絶縁膜に微小な電流が流れる。これに伴う電位勾配により、ｐ型領域の外周縁周辺において空乏層が延び、特許文献１に記載のダイオードの耐圧が改善される。すなわち、半絶縁膜は、抵抗性のフィールドプレートとして作用する。

特開平８－１３０３１７号公報

しかしながら、本発明者らが見出した知見によると、特許文献１に記載のダイオードでは、耐圧特性が変動するおそれがある。また、本発明者らが見出した知見によると、特許文献１に記載のダイオードでは、半絶縁膜にクラックが生じるおそれがある。

本発明は、耐圧特性の変動を抑制しつつ、半絶縁膜にクラックが生じることを抑制可能な半導体装置を提供する。

一実施形態に係る半導体装置は、表面を有し、表面に第１不純物領域が形成されている半導体基板と、第１不純物領域がある表面上に形成されている第１電極と、第１電極を取り囲むように表面上に形成されている絶縁膜と、第１電極との間に間隔を空けて第１電極を環状に取り囲むように絶縁膜上に形成されている第２電極と、半絶縁膜とを備える。第１電極は、外周縁部を有する。半絶縁膜は、外周縁部上から第２電極上まで連続して形成されている。外周縁部は、第１コーナ部を含む。第２電極は、第１コーナ部に対向している第２コーナ部を有している。第１コーナ部と第２コーナ部との間にある絶縁膜上の半絶縁膜は、除去されている。

一実施形態に係る半導体装置によると、耐圧特性の変動を抑制しつつ、半絶縁膜にクラックが生じることを抑制できる。

半導体装置ＤＥＶ１の平面図である。 図１のＩＩ－ＩＩにおける断面図である。 図２の領域ＩＩＩにおける拡大図である。 図１のＩＶ－ＩＶにおける拡大断面図である。 半導体装置ＤＥＶ１の製造方法を示す工程図である。 準備工程Ｓ１における半導体装置ＤＥＶ１の断面図である。 エピタキシャル成長工程Ｓ２における半導体装置ＤＥＶ１の断面図である。 絶縁膜形成工程Ｓ３における半導体装置ＤＥＶ１の断面図である。 イオン注入工程Ｓ４における半導体装置ＤＥＶ１の断面図である。 第１電極形成工程Ｓ５における半導体装置ＤＥＶ１の断面図である。 半絶縁膜形成工程Ｓ６における半導体装置ＤＥＶ１の断面図である。 第２電極形成工程Ｓ７における半導体装置ＤＥＶ１の断面図である。 比較例に係る半導体装置における耐圧特性を示す模式的なグラフである。 半導体装置ＤＥＶ２の平面図である。 図１４中のＸＶ－ＸＶにおける拡大断面図である。 半導体装置ＤＥＶ３の平面図である。 図１６中のＸＶＩＩ－ＸＶＩＩにおける拡大断面図である。

実施形態の詳細を、図面を参照しながら説明する。以下の図面において、同一又は相当する部分に同一の参照符号を付し、重複する説明は繰り返さない。

（第１実施形態）
第１実施形態に係る半導体装置（以下「半導体装置ＤＥＶ１」とする）を説明する。

＜半導体装置ＤＥＶ１の構成＞
図１は、半導体装置ＤＥＶ１の平面図である。図１中では、パッシベーション膜ＰＶの図示が省略されている。図２は、図１のＩＩ－ＩＩにおける断面図である。図３は、図２の領域ＩＩＩにおける拡大図である。図４は、図１のＩＶ－ＩＶにおける拡大断面図である。図１、図２、図３及び図４に示されるように、半導体装置ＤＥＶ１は、ダイオードである。このダイオードは、好ましくは、ファストリカバリダイオードである。

半導体装置ＤＥＶ１は、半導体基板ＳＵＢと、第１電極ＥＬ１と、絶縁膜ＩＦと、第２電極ＥＬ２と、半絶縁膜ＳＩＦと、第３電極ＥＬ３と、パッシベーション膜ＰＶを有している。

半導体基板ＳＵＢは、第１面ＦＳ（表面）と、第２面ＳＳ（裏面）とを有している。第１面ＦＳ及び第２面ＳＳは、厚さ方向における半導体基板ＳＵＢの端面である。第２面ＳＳは、第１面ＦＳの反対面である。半導体基板ＳＵＢは、例えば、単結晶シリコンにより形成されている。

半導体基板ＳＵＢは、不純物領域Ｒ１と、不純物領域Ｒ２と、不純物領域Ｒ３と、不純物領域Ｒ４と、不純物領域Ｒ５とを有している。

不純物領域Ｒ１は、第２面ＳＳに形成されている。不純物領域Ｒ１の導電型は、第１導電型である。第１導電型は、例えば、ｎ型である。不純物領域Ｒ２は、第１面ＦＳに形成されている。不純物領域Ｒ２の第２面ＳＳ側は、不純物領域Ｒ１の第１面ＦＳ側に接している。不純物領域Ｒ２の導電型は、第１導電型である。不純物領域Ｒ２中における不純物濃度は、不純物領域Ｒ１中における不純物濃度よりも低い。不純物領域Ｒ１及び不純物領域Ｒ２は、カソード領域である。

不純物領域Ｒ３は、第１面ＦＳに形成されている。不純物領域Ｒ３の導電型は、第２導電型である。第２導電型は、第１導電型の反対の導電型である。第２導電型は、例えば、ｐ型である。不純物領域Ｒ３は、不純物領域Ｒ２との間でｐｎ接合を形成している。不純物領域Ｒ３は、アノード領域である。

不純物領域Ｒ４は、第１面ＦＳに形成されている。不純物領域Ｒ４は、平面視において不純物領域Ｒ３を環状に取り囲んでいる。不純物領域Ｒ４は、平面視において、不純物領域Ｒ３に接している。不純物領域Ｒ４の導電型は、第２導電型である。不純物領域Ｒ４中における不純物濃度は、不純物領域Ｒ３における不純物濃度よりも低い。不純物領域Ｒ４は、ＲＥＳＵＲＦ（REduced SURface Field）領域である。

不純物領域Ｒ５は、第１面ＦＳに形成されている、不純物領域Ｒ５は、平面視において不純物領域Ｒ４を環状に取り囲んでいる。不純物領域Ｒ５は、平面視において、不純物領域Ｒ４から離間している（不純物領域Ｒ４と不純物領域Ｒ５との間には、間隔が空いている）。不純物領域Ｒ５は、チャネルストッパ領域である。不純物領域Ｒ５は、接地されている。

第１電極ＥＬ１は、第１面ＦＳ上に形成されている。より具体的には、第１電極ＥＬ１は、不純物領域Ｒ３がある第１面ＦＳ上に形成されている。第１電極ＥＬ１は、不純物領域Ｒ３に電気的に接続されている。第１電極ＥＬ１は、平面視において、角が丸まっている矩形形状を有している。第１電極ＥＬ１は、例えば、アルミニウムにより形成されている。第１電極ＥＬ１は、アノード電極である。

第１電極ＥＬ１は、外周縁部ＰＰを有している。外周縁部ＰＰは、平面視において第１電極ＥＬ１の外周縁に位置している第１電極ＥＬ１の部分である。外周縁部ＰＰは、絶縁膜ＩＦ上に形成されていてもよい。この場合、外周縁部ＰＰは、導電性のフィールドプレートとして機能する。

外周縁部ＰＰは、コーナ部ＰＰａと、直線部ＰＰｂとを有している。平面視において、コーナ部ＰＰａは、第１電極ＥＬ１のコーナに位置している。平面視において、コーナ部ＰＰａは、第２電極ＥＬ２側に向かって凸の曲線形状を有している。直線部ＰＰｂは、コーナ部ＰＰａの端に連なっている。直線部ＰＰｂは、平面視において、直線状に延在している。

絶縁膜ＩＦは、第１面ＦＳ上に形成されている。絶縁膜ＩＦは、平面視において、第１電極を取り囲んでいる。絶縁膜ＩＦには、開口部ＯＰ１と、開口部ＯＰ２とが形成されている。開口部ＯＰ１及び開口部ＯＰ２は、絶縁膜ＩＦを厚さ方向に貫通している。開口部ＯＰ１を介して、第１電極ＥＬ１は、不純物領域Ｒ３に電気的に接続されている。開口部ＯＰ２を介して、第２電極ＥＬ２は、不純物領域Ｒ５に電気的に接続されている。絶縁膜ＩＦは、例えば、シリコン酸化物により形成されている。

第２電極ＥＬ２は、絶縁膜ＩＦ上に形成されている。第２電極ＥＬ２は、平面視において、第１電極ＥＬ１を取り囲んでいる。第２電極ＥＬ２は、平面視において、環状の形状を有している。第２電極ＥＬ２は、平面視において、外周縁部ＰＰに沿った形状を有している。第２電極ＥＬ２は、不純物領域Ｒ５がある第１面ＦＳの上にある絶縁膜ＩＦ上に形成されている。

平面視において、第２電極ＥＬ２は、第１電極ＥＬ１から離間している（第１電極ＥＬ１と第２電極ＥＬ２との間には、間隔が空いている）。このことを別の観点から言えば、第１電極ＥＬ１と第２電極ＥＬ２との間からは、絶縁膜ＩＦが露出している。第２電極ＥＬ２は、例えば、アルミニウムにより形成されている。

第２電極ＥＬ２は、コーナ部ＥＬ２ａと、直線部ＥＬ２ｂとを有している。コーナ部ＥＬ２ａは、コーナ部ＰＰａと間隔を空けて対向している。直線部ＥＬ２ｂは、コーナ部ＥＬ２ａに連なっている。直線部ＥＬ２ｂは、平面視において、直線状に延在している。直線部ＥＬ２ｂは、平面視において、直線部ＰＰｂと平行に延在している。

半絶縁膜ＳＩＦは、半絶縁性材料により形成されている。半絶縁膜ＳＩＦの比抵抗は、例えば、１０^５Ω・ｃｍ以上１０^１３Ω・ｃｍ以下である。半絶縁膜ＳＩＦは、例えば、半絶縁性シリコン窒化物（semi-insulated Silicon Nitride）膜である。半絶縁性シリコン窒化物膜の比抵抗は、膜中のシリコン量を調整することにより調整できる。

半絶縁膜ＳＩＦは、これに限られない。半絶縁膜ＳＩＦは、ポリシリコン膜であってもよい。ポリシリコン膜の比抵抗は、膜中における不純物のドープ量を調整することにより調整される。

半絶縁膜ＳＩＦは、外周縁部ＰＰ上から第２電極ＥＬ２上まで、連続して形成されている。すなわち、半絶縁膜ＳＩＦは、外周縁部ＰＰ上、第２電極ＥＬ２上及び第１電極ＥＬ１と第２電極ＥＬ２との間にある絶縁膜ＩＦ上に形成されている。これにより、第１電極ＥＬ１と第２電極ＥＬ２とが、電気的に接続されている。

半導体装置ＤＥＶ１が逆バイアスされている状態において、第１電極ＥＬ１と第２電極ＥＬ２との間の電位差に起因して、半絶縁膜ＳＩＦには、微小な電流が流れる。この電流が半絶縁膜ＳＩＦを流れることによる電位勾配により、平面視における不純物領域Ｒ３の外周縁近傍で空乏層が延びやすくなり、半導体装置ＤＥＶ１の耐圧が改善される。すなわち、半絶縁膜ＳＩＦは、抵抗性のフィールドプレートとして機能している。

但し、コーナ部ＰＰａとコーナ部ＥＬ２ａとの間にある絶縁膜ＩＦ上の半絶縁膜ＳＩＦは、少なくとも部分的に除去されている。これにより、コーナ部ＰＰａ上にある半絶縁膜ＳＩＦとコーナ部ＥＬ２ａ上にある半絶縁膜ＳＩＦとが、分離されている。

第３電極ＥＬ３は、第２面ＳＳ上に形成されている。第３電極ＥＬ３は、不純物領域Ｒ１と電気的に接続されている。すなわち、第３電極ＥＬ３は、カソード電極である。第３電極ＥＬ３は、例えば、アルミニウムにより形成されている。

パッシベーション膜ＰＶは、半絶縁膜ＳＩＦを覆うように形成されている。パッシベーション膜ＰＶには、開口部ＯＰ３が形成されている。開口部ＯＰ３は、厚さ方向にパッシベーション膜ＰＶを貫通している。第１電極ＥＬ１は、開口部ＯＰ３から露出している。パッシベーション膜ＰＶは、例えば、ポリイミドにより形成されている。

＜半導体装置ＤＥＶ１の製造方法＞
図５は、半導体装置ＤＥＶ１の製造方法を示す工程図である。図５に示されるように、半導体装置ＤＥＶ１の製造方法は、準備工程Ｓ１と、エピタキシャル成長工程Ｓ２と、絶縁膜形成工程Ｓ３と、イオン注入工程Ｓ４と、第１電極形成工程Ｓ５と、半絶縁膜形成工程Ｓ６と、第２電極形成工程Ｓ７と、パッシベーション膜形成工程Ｓ８と、個片化工程Ｓ９とを有している。

図６は、準備工程Ｓ１における半導体装置ＤＥＶ１の断面図である。図６に示されるように、準備工程Ｓ１では、半導体基板ＳＵＢが準備される。準備工程Ｓ１で準備される半導体基板ＳＵＢは、不純物領域Ｒ１のみを有している。

図７は、エピタキシャル成長工程Ｓ２における半導体装置ＤＥＶ１の断面図である。図７に示されるように、エピタキシャル成長工程Ｓ２では、例えばＣＶＤ（Chemical Vapor Deposition）法により、不純物領域Ｒ１上に不純物領域Ｒ２がエピタキシャル成長される。

図８は、絶縁膜形成工程Ｓ３における半導体装置ＤＥＶ１の断面図である。図８に示されるように、絶縁膜形成工程Ｓ３では、絶縁膜ＩＦが形成される。絶縁膜ＩＦの形成においては、第１に、絶縁膜ＩＦを構成する材料が、熱酸化法、ＣＶＤ法等を用いて成膜される。第２に、この膜が、フォトリソグラフィ法によりパターンニングされたマスクを用いてエッチングされる。これにより、絶縁膜ＩＦが形成される。

図９は、イオン注入工程Ｓ４における半導体装置ＤＥＶ１の断面図である。図８に示されるように、イオン注入工程Ｓ４では、イオン注入が行われることにより、不純物領域Ｒ３、不純物領域Ｒ４及び不純物領域Ｒ５が形成される。

図１０は、第１電極形成工程Ｓ５における半導体装置ＤＥＶ１の断面図である。図１０に示されるように、第１電極形成工程Ｓ５では、第１電極ＥＬ１及び第２電極ＥＬ２が形成される。第１電極ＥＬ１及び第２電極ＥＬ２の形成においては、第１に、第１電極ＥＬ１及び第２電極ＥＬ２を構成している材料が、例えばスパッタリング法を用いて成膜される。第２に、この膜が、フォトリソグラフィ法によりパターンニングされたマスクを用いてエッチングされる。これにより、第１電極ＥＬ１及び第２電極ＥＬ２が形成される。

図１１は、半絶縁膜形成工程Ｓ６における半導体装置ＤＥＶ１の断面図である。図１１に示されるように、半絶縁膜形成工程Ｓ６では、半絶縁膜ＳＩＦが形成される。半絶縁膜ＳＩＦの形成においては、第１に、半絶縁膜ＳＩＦを構成している材料が、ＣＶＤ法等により成膜される。第２に、この膜が、フォトリソグラフィ法によりパターンニングされたマスクを用いてエッチングされる。これにより、半絶縁膜ＳＩＦが形成される。

図１２は、第２電極形成工程Ｓ７における半導体装置ＤＥＶ１の断面図である。図１２に示されるように、第２電極形成工程Ｓ７では、第３電極ＥＬ３が形成される。第３電極ＥＬ３は、例えばスパッタリング法を用いて第３電極ＥＬ３を構成している材料を成膜することにより形成される。

パッシベーション膜形成工程Ｓ８では、パッシベーション膜ＰＶが形成される。パッシベーション膜ＰＶの形成においては、第１に、パッシベーション膜ＰＶを構成している材料が成膜される。第２に、この膜が、フォトリソグラフィ法を用いてパターンニングされる。これにより、パッシベーション膜ＰＶが形成される。

個片化工程Ｓ９では、半導体装置ＤＥＶ１の個片化が行われる。この個片化は、例えばダイシングブレードを用いたダイシングにより行われる。以上により、図１～図４に示される構造の半導体装置ＤＥＶ１が製造される。

上記の例では、準備工程Ｓ１において、不純物領域Ｒ１のみを有する半導体基板ＳＵＢを準備した。しかしながら、準備工程Ｓ１においては、不純物領域Ｒ２のみを有する半導体基板ＳＵＢが準備されてもよい。この場合、エピタキシャル成長工程Ｓ２は行われず、第２面ＳＳ側からのイオン注入により不純物領域Ｒ１が形成される。このイオン注入による不純物領域Ｒ１の形成は、第２電極形成工程Ｓ７の前に行われる。

＜半導体装置ＤＥＶ１の効果＞
比較例に係る半導体装置は、コーナ部ＰＰａとコーナ部ＥＬ２ａとの間にある絶縁膜ＩＦ上の半絶縁膜ＳＩＦが除去されていない点を除き、半導体装置ＤＥＶ１と同様の構成を有している。

図１３は、比較例に係る半導体装置における耐圧特性を示す模式的なグラフである。図１３中において、横軸は逆方向電圧であり、縦軸は逆方向電流である。図１３に示されるように、比較例に係る半導体装置における耐圧特性は、測定を重ねる毎に変動する。不純物領域Ｒ２と不純物領域Ｒ３との間のｐｎ接合は、不純物領域Ｒ２の平面視におけるコーナ部近傍でアバランシェ崩壊しやすい。

このアバランシェ崩壊の際、半導体基板ＳＵＢ中に生成された過剰なキャリア（電子）の一部が、コーナ部ＰＰａとコーナ部ＥＬ２ａとの間にある絶縁膜ＩＦ上の半絶縁膜ＳＩＦに蓄積される。その結果、半絶縁膜ＳＩＦの下方にある半導体基板ＳＵＢ中において電界分布が変化する。このことが、比較例に係る半導体装置の耐圧特性が測定を重ねる毎に変動する原因であると考えられる。

他方で、半導体装置ＤＥＶ１においては、コーナ部ＰＰａとコーナ部ＥＬ２ａとの間にある絶縁膜ＩＦ上の半絶縁膜ＳＩＦが、少なくとも部分的に除去されている。そのため、半導体装置ＤＥＶ１においては、アバランシェ崩壊の際に形成された過剰なキャリアがコーナ部ＰＰａとコーナ部ＥＬ２ａとの間にある絶縁膜ＩＦ上の半絶縁膜ＳＩＦに蓄積されがたい。したがって、半導体装置ＤＥＶ１によると、耐圧特性の変動を抑制できる。

コーナ部ＰＰａとコーナ部ＥＬ２ａとの間にある絶縁膜ＩＦ上の半絶縁膜ＳＩＦは、半導体装置ＤＥＶ１に温度サイクルが加わった場合等に、応力集中箇所となりやすい。そのため、比較例に係る半導体装置においては、コーナ部ＰＰａとコーナ部ＥＬ２ａとの間にある絶縁膜ＩＦ上の半絶縁膜ＳＩＦにクラックが発生することがある。

他方で、半導体装置ＤＥＶ１においては、コーナ部ＰＰａとコーナ部ＥＬ２ａとの間にある絶縁膜ＩＦ上の半絶縁膜ＳＩＦが少なくとも部分的に除去されているため、コーナ部ＰＰａとコーナ部ＥＬ２ａとの間にある絶縁膜ＩＦ上の半絶縁膜ＳＩＦが応力集中箇所となり得ない。このように、半導体装置ＤＥＶ１によると、半絶縁膜ＳＩＦにクラックが発生することを抑制できる。

半導体装置ＤＥＶ１においては、コーナ部ＰＰａとコーナ部ＥＬ２ａとの間にある絶縁膜ＩＦの下方において不純物領域Ｒ４が分断されていない。加えて、半導体装置ＤＥＶ１においては、直線部ＰＰｂと直線部ＥＬ２ｂとの間にある絶縁膜ＩＦ上の半絶縁膜ＳＩＦが、コーナ部ＰＰａとコーナ部ＥＬ２ａとの間にある絶縁膜ＩＦの下方にある半導体基板ＳＵＢに対しても、ある程度電界緩和効果を及ぼす。そのため、半導体装置ＤＥＶ１においては、コーナ部ＰＰａとコーナ部ＥＬ２ａとの間にある絶縁膜ＩＦ上の半絶縁膜ＳＩＦが少なくとも部分的に除去されていても、耐圧が維持されている。

半導体装置ＤＥＶ１においては、コーナ部ＰＰａ上及びコーナ部ＥＬ２ａ上の半絶縁膜ＳＩＦが残存している。そのため、半導体装置ＤＥＶ１においては、これらの半絶縁膜ＳＩＦにより、パッシベーション膜ＰＶを通過してきた水分等でコーナ部ＰＰａ及びコーナ部ＥＬ２ａが腐食されることを抑制できる。

半導体装置ＤＥＶ１においては、半絶縁膜ＳＩＦの除去が、コーナ部ＰＰａとコーナ部ＥＬ２ａとの間にある絶縁膜ＩＦ上で行われる。コーナ部ＰＰａとコーナ部ＥＬ２ａとの間にある絶縁膜ＩＦは平坦であるため、この除去を行う際に用いられるマスクをフォトリソグラフィ法で精度良く形成しやすい。

上記においては、半導体装置ＤＥＶ１がダイオードである場合について説明したが、半導体装置ＤＥＶ１はこれに限られない。半導体装置ＤＥＶ１は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。なお、この場合、不純物領域Ｒ３は、ＩＧＢＴのエミッタ領域となる。

（第２実施形態）
以下に、第２実施形態に係る半導体装置（以下「半導体装置ＤＥＶ２」とする）を説明する。ここでは、半導体装置ＤＥＶ１と異なる点を主に説明し、重複する説明は繰り返さないものとする。

＜半導体装置ＤＥＶ２の構成＞
半導体装置ＤＥＶ２は、半導体基板ＳＵＢと、第１電極ＥＬ１と、絶縁膜ＩＦと、第２電極ＥＬ２と、半絶縁膜ＳＩＦと、第３電極ＥＬ３と、パッシベーション膜ＰＶを有している。この点に関して、半導体装置ＤＥＶ２の構成は、半導体装置ＤＥＶ１の構成と共通している。

図１４は、半導体装置ＤＥＶ２の平面図である。なお、図１４中では、パッシベーション膜ＰＶの図示が省略されている。図１５は、図１４中のＸＶ－ＸＶにおける拡大断面図である。図１４及び図１５に示されるように、半導体装置ＤＥＶ２においては、コーナ部ＰＰａ上及びコーナ部ＥＬ２ａ上においても、半絶縁膜ＳＩＦが除去されている。この点に関して、半導体装置ＤＥＶ２の構成は、半導体装置ＤＥＶ１の構成と異なっている。

＜半導体装置ＤＥＶ２の製造方法＞
半導体装置ＤＥＶ２の製造方法は、半絶縁膜形成工程Ｓ６を除き、半導体装置ＤＥＶ１の製造方法と共通している。半導体装置ＤＥＶ２の製造方法では、半絶縁膜形成工程Ｓ６において、成膜された半絶縁膜ＳＩＦを構成している材料が、コーナ部ＰＰａ上及びコーナ部ＥＬ２ａ上に半絶縁膜ＳＩＦが残らないようにパターンニングされる。

＜半導体装置ＤＥＶ２の効果＞
外周縁部ＰＰ上にある半絶縁膜ＳＩＦのうち、コーナ部ＰＰａ上にある半絶縁膜ＳＩＦには、温度サイクル等が加わった際に、相対的に応力が集中しやすい。同様に、第２電極ＥＬ２上にある半絶縁膜ＳＩＦのうち、コーナ部ＥＬ２ａ上にある半絶縁膜ＳＩＦには、相対的に応力が集中しやすい。半導体装置ＤＥＶ２においては、コーナ部ＰＰａ上及びコーナ部ＥＬ２ａ上の半絶縁膜ＳＩＦも除去されているため、半絶縁膜ＳＩＦ中のクラック発生がさらに抑制される。

（第３実施形態）
以下に、第３実施形態に係る半導体装置（以下「半導体装置ＤＥＶ３」とする）を説明する。ここでは、半導体装置ＤＥＶ１と異なる点を主に説明し、重複する説明は繰り返さないものとする。

＜半導体装置ＤＥＶ３の構成＞
半導体装置ＤＥＶ２は、半導体基板ＳＵＢと、第１電極ＥＬ１と、絶縁膜ＩＦと、第２電極ＥＬ２と、半絶縁膜ＳＩＦと、第３電極ＥＬ３と、パッシベーション膜ＰＶを有している。この点に関して、半導体装置ＤＥＶ３の構成は、半導体装置ＤＥＶ１の構成と共通している。

図１６は、半導体装置ＤＥＶ３の平面図である。なお、図１６中では、パッシベーション膜ＰＶの図示が省略されている。図１７は、図１６中のＸＶＩＩ－ＸＶＩＩにおける拡大断面図である。図１６及び図１７に示されるように、半導体装置ＤＥＶ３において、第１電極ＥＬ１は、平面視において、十字形状を有している。このことを別の観点から言えば、半導体装置ＤＥＶ３における第１電極ＥＬ１は、半導体装置ＤＥＶ１における第１電極ＥＬ１から平面視におけるコーナ部が除去された形状を有している。その結果、半導体装置ＤＥＶ３における外周縁部ＰＰは、コーナ部ＰＰａを有しない。

半導体装置ＤＥＶ３において、第２電極ＥＬ２は、コーナ部ＥＬ２ａを有しない。すなわち、半導体装置ＤＥＶ３において、第２電極ＥＬ２は、環状ではなく、４つの直線部ＥＬ２ｂのみから構成されている。

半導体装置ＤＥＶ３においては、外周縁部ＰＰがコーナ部ＰＰａを有さず、第２電極ＥＬ２がコーナ部ＥＬ２ａを有さないため、コーナ部ＰＰａ上からコーナ部ＥＬ２ａ上まで連続して形成されている半絶縁膜ＳＩＦが存在しない。

第１電極ＥＬ１及び第２電極ＥＬ２の厚さを、厚さＴとする。半導体装置ＤＥＶ３における厚さＴは、半導体装置ＤＥＶ１における厚さＴよりも大きいことが好ましい。半導体装置ＤＥＶ３において、厚さＴは、例えば、５μｍ以上である。これらの点に関して、半導体装置ＤＥＶ３の構成は、半導体装置ＤＥＶ１の構成と異なっている。

＜半導体装置ＤＥＶ３の製造方法＞
半導体装置ＤＥＶ３の製造方法は、第１電極形成工程Ｓ５及び半絶縁膜形成工程Ｓ６を除き、半導体装置ＤＥＶ１の製造方法と共通している。半導体装置ＤＥＶ３の製造方法では、第１電極形成工程Ｓ５において、第１電極ＥＬ１及び第２電極ＥＬ２が、図１６に示される形状にパターンニングされる。

また、半導体装置ＤＥＶ３の製造方法では、半絶縁膜形成工程Ｓ６において、成膜された半絶縁膜ＳＩＦを構成している材料が、直線部ＰＰｂ上から直線部ＥＬ２ｂ上まで連続的に形成されている部分のみが残存するようにパターンニングされる。これらの点に関して、半導体装置ＤＥＶ３の製造方法は、半導体装置ＤＥＶ１の製造方法と異なっている。

＜半導体装置ＤＥＶ３の効果＞
厚さＴが大きくなると、第１電極ＥＬ１及び第２電極ＥＬ２の表面と絶縁膜ＩＦの表面との間の段差が大きくなる。その結果、コーナ部ＰＰａとコーナ部ＥＬ２ａとの間にある絶縁膜ＩＦ上の半絶縁膜ＳＩＦを局所的に除去するためのマスクをフォトリソグラフィ法を用いてパターンニングすることが困難になる。

半導体装置ＤＥＶ３においては、外周縁部ＰＰがコーナ部ＰＰａを有さず、第２電極ＥＬ２がコーナ部ＥＬ２ａを有さないため、コーナ部ＰＰａ上からコーナ部ＥＬ２ａ上まで連続して形成されている半絶縁膜ＳＩＦが存在しない。

そのため、半導体装置ＤＥＶ３によると、コーナ部ＰＰａとコーナ部ＥＬ２ａとの間にある絶縁膜ＩＦ上の半絶縁膜ＳＩＦにアバランシェ崩壊時に生成された過剰なキャリアの蓄積に伴う耐圧変動の問題は生じない。また、半導体装置ＤＥＶ３によると、コーナ部ＰＰａとコーナ部ＥＬ２ａとの間にある絶縁膜ＩＦ上の半絶縁膜ＳＩＦを局所的に除去する必要がないため、厚さＴを大きくすることができる。

以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＤＥＶ１，ＤＥＶ２，ＤＥＶ３ 半導体装置、ＥＬ１ 第１電極、ＥＬ２ 第２電極、ＥＬ２ａ コーナ部、ＥＬ２ｂ 直線部、ＥＬ２ 第２電極、ＥＬ３ 第３電極、ＦＳ 第１面、ＩＦ 絶縁膜、ＯＰ１，ＯＰ２，ＯＰ３ 開口部、ＰＰ 外周縁部、ＰＰａ コーナ部、ＰＰｂ 直線部、ＰＶ パッシベーション膜、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５ 不純物領域、Ｓ１ 準備工程、Ｓ２ エピタキシャル成長工程、Ｓ３ 絶縁膜形成工程、Ｓ４ イオン注入工程、Ｓ５ 第１電極形成工程、Ｓ６ 半絶縁膜形成工程、Ｓ７ 第２電極形成工程、Ｓ８ パッシベーション膜形成工程、Ｓ９ 個片化工程、ＳＩＦ 半絶縁膜、ＳＳ 第２面、ＳＵＢ 半導体基板、Ｔ 厚さ。

Claims (7)

1. 半導体装置であって、
   表面を有し、前記表面に第１不純物領域が形成されている半導体基板と、
   前記第１不純物領域がある前記表面上に形成されている第１電極と、
   前記第１電極を取り囲むように前記表面上に形成されている絶縁膜と、
   前記第１電極との間に間隔を空けて前記第１電極を環状に取り囲むように前記絶縁膜上に形成されている第２電極と、
   半絶縁膜とを備え、
   前記第１電極は、外周縁部を有し、
   前記半絶縁膜は、前記外周縁部上から前記第２電極上まで連続して形成され、
   前記外周縁部は、第１コーナ部を含み、
   前記第２電極は、前記第１コーナ部に対向している第２コーナ部を有し、
   前記第１コーナ部と前記第２コーナ部との間にある前記絶縁膜上の前記半絶縁膜は、除去されている、半導体装置。
2. 前記半絶縁膜は、前記第１コーナ部上から前記第２コーナ部上まで連続して除去されている、請求項１に記載の半導体装置。
3. 前記半導体基板は、前記第１不純物領域に接して前記第１不純物領域を環状に取り囲むように前記表面に形成されている第２不純物領域を有し、
   前記第２不純物領域の導電型は、前記第１不純物領域の導電型と同一であり、
   前記第２不純物領域中における不純物濃度は、前記第１不純物領域中における不純物濃度よりも低い、請求項１に記載の半導体装置。
4. 前記半導体基板は、前記第２不純物領域との間に間隔を空けて前記第２不純物領域を環状に取り囲むように前記表面に形成されている第３不純物領域を有し、
   前記第３不純物領域は、接地されており、
   前記第２電極は、前記第３不純物領域に電気的に接続されている、請求項３に記載の半導体装置。
5. 前記半絶縁膜は、半絶縁性シリコン窒化膜である、請求項１に記載の半導体装置。
6. 前記半導体装置は、ダイオードであり、
   前記第１不純物領域は、前記ダイオードのアノード領域である、請求項１に記載の半導体装置。
7. 前記半導体装置は、ＩＧＢＴであり、
   前記第１不純物領域は、前記ＩＧＢＴのエミッタ領域である、請求項１に記載の半導体装置。

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