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TW201820602A - 光感測器之訊號讀出方法以及攝像裝置之訊號讀出方法 - Google Patents

光感測器之訊號讀出方法以及攝像裝置之訊號讀出方法 Download PDF

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TW201820602A
TW201820602A TW107103299A TW107103299A TW201820602A TW 201820602 A TW201820602 A TW 201820602A TW 107103299 A TW107103299 A TW 107103299A TW 107103299 A TW107103299 A TW 107103299A TW 201820602 A TW201820602 A TW 201820602A
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signal
pixel
capacitor
charge
switching means
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TW107103299A
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須川成利
黒田理人
若嶋駿一
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國立大學法人東北大學
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Abstract

本發明之其中一個課題，係在於提供一種對 於產業之更進一步的發展以及實現更為安心、安全之社會一事能夠發揮極大之貢獻的光感測器及固體攝像裝置以及該些之訊號讀出方法驅動。
本發明之解決手段的其中一者，係為一 種光感測器之訊號讀出方法，前述光感測器，係具備有：感測部，其係於每一像素部之各者中，具備有受光元件、和積蓄電荷之積蓄電容、和用以將藉由被輸入至前述受光元件中之光所產生的電荷傳輸至前述積蓄電容中之傳輸開關，前述積蓄電容，係為浮動擴散電容和橫型溢流積蓄電容，前述傳輸開關，係為MOS電晶體；和像素訊號輸出線，係使各像素部被作接線；和訊號讀出路徑，係被接線於該像素訊號輸出線處，該光感測器之訊號讀出方法，係包含有：在將前述像素訊號輸出線重置之後，維持於浮游電容狀態之工程，在前述像素訊號輸出線被維持於浮游電 容狀態的期間中，實施：藉由前述浮動擴散電容來將對於讀出有所影響的電荷量之電荷進行電荷電壓轉換並形成第1像素輸出訊號之工程；和將前述浮動擴散電容與前述橫型溢流積蓄電容作結合而將對於讀出有所影響的電荷量之電荷進行電荷電壓轉換並形成第2像素輸出訊號之工程；和將此些之2個的像素輸出訊號輸入至前述訊號讀出路徑中之工程，並且，前述第1像素輸出訊號，係在前述訊號讀出路徑中，藉由包含有至少1個的放大率為較1而更大之放大器的複數之放大器，而被作放大。

Description

光感測器之訊號讀出方法以及攝像裝置之訊號讀出方法
本發明，係有關於光感測器及其之訊號讀出方法以及固體攝像裝置及其之訊號讀出方法。
伴隨著科學技術之發展以及網路社會之滲透，光感測器和固體攝像裝置之需求係產生有飛躍性的擴大。另一方面，高感度、高速、對應於廣動態範圍、廣光波長帶域之光感測器以及對應於靜止像、動畫之固體攝像裝置，係作為開拓新市場所需的必要項目，而在市場上有強烈的需求。特別是，具有更廣的動態範圍之光感測器和固體攝像裝置，在醫療用、醫藥、健康、看護的市場中、在生命科學市場中、以及在為了形成安心、安全之社會所必要的防災、防犯市場中，係有著迫切的需求。
作為動態範圍為廣之光感測器、固體攝像裝置的例子，例如，係在專利文獻1中有所記載。
〔先前技術文獻〕 〔專利文獻〕
〔專利文獻1〕日本特開2005-328493號公報
然而，專利文獻1中所記載之光感測器、固體攝像裝置，雖然的確相較於先前技術而具備有更廣的動態範圍，但是，動態範圍之擴大區域係位於高照度側，在低照度側處則仍無法超出先前技術之範圍。故而，對於亦針對在微光量區域中之對應而有所要求的市場而言，係仍成為未開拓的狀態。因此，產業之更進一步的發展以及更為安心、安全之社會的實現，係仍成為在國際社會中之重大的課題。
本發明，係為有鑑於上述問題而進行者，其主要目的，係在於提供一種對於產業之更進一步的發展以及實現更為安心、安全之社會一事能夠發揮極大之貢獻的光感測器及固體攝像裝置以及該些之訊號讀出方法驅動。
本發明之另外一個目的，係在於提供一種從1個光子起便能夠進行檢測之具備有廣動態範圍性能的光感測器及固體攝像裝置以及該些之訊號讀出方法。
本發明之又另外一個目的，係在於提供一種具備有從1個光子之光量區域起直到高照度光量區域為止之動態範圍的高感度、高速、對應於廣光波長帶域之光感測器及固體攝像裝置以及該些之訊號讀出方法。
本發明之又另外一個目的，係在於提供一種具備有能夠同時達成可進行1個光子的檢測之高感度性能和充分之高飽和性能的廣泛之動態範圍性能的高感度、高速、對應於廣光波長帶域之光感測器及固體攝像裝置以及該些之訊號讀出方法。
本發明，係為有鑑於上述之問題點而努力進行研究開發所達成的結果，本發明之其中一個特徵，係為一種光感測器之訊號讀出方法，其特徵為：前述光感測器，係具備有：感測部，其係於每一像素部之各者中，具備有受光元件、和積蓄電荷之積蓄電容、和用以將藉由被輸入至前述受光元件中之光所產生的電荷傳輸至前述積蓄電容中之傳輸開關，前述積蓄電容，係為浮動擴散電容和橫型溢流積蓄電容(Lateral Overflow Integration Capacitor)，前述傳輸開關，係為MOS電晶體；和像素訊號輸出線，係使各像素部被作接線；和訊號讀出路徑，係被接線於該像素訊號輸出線處，該光感測器之訊號讀出方法，係包含有：在將前述像素訊號輸出線重置之後，維持於浮游電容狀態之工程，在前述像素訊號輸出線被維持於浮游電容狀態的期間中，實施：藉由前述浮動擴散電容來將對於讀出有所影響的電荷量之電荷進行電荷電壓轉換並形成第1像素輸出訊號之工程；和將前述浮動擴散電容與前述橫型溢流積蓄電容作結合而將對於讀出有所影響的 電荷量之電荷進行電荷電壓轉換並形成第2像素輸出訊號之工程；和將此些之2個的像素輸出訊號輸入至前述訊號讀出路徑中之工程，並且，前述第1像素輸出訊號，係在前述訊號讀出路徑中，藉由包含有至少1個的放大率為較1而更大之放大器的複數之放大器，而被作放大。
本發明之另外一個特徵，係為一種攝像裝置之訊號讀出方法，其特徵為：該攝像裝置，係具備有：複數之像素部，該像素部，係將受光元件(PD)和傳輸用之開關(T)和溢流用之開關(S)以及重置用之開關(R)依此順序來作串聯接線，並具備有被接線於前述傳輸開關(T)與前述開關(S)之間之接線處的浮動擴散電容(CFD)與源極隨耦型之開關(SF)、和被接線於前述溢流用之開關(S)與前述重置用之開關(R)之間之接線處的橫型溢流積蓄電容(CLOFIC)，前述源極隨耦型之開關(SF)，係為MOS電晶體，前述傳輸用之開關(T)，係為MOS電晶體，該像素部之前述受光元件(PD)，係被作2維性配置並構成像素陣列；和像素列輸出訊號線，係使前述複數之像素部被依序作接線；和列電路部，係被接線於該像素列輸出訊號線處，該攝像裝置之訊號讀出方法，係包含有：在將前述像素訊號輸出線重置之後，維持於浮游電容狀態之工程，在前述像素訊號輸出線被維持於浮游電容狀態的期間中，實施：藉由前述浮動擴散電容來將對於讀出有所影響的電荷量之電荷進行電荷電壓轉換並形成第1像素輸出訊號之工程；和將前述浮 動擴散電容與前述橫型溢流積蓄電容作結合而將對於讀出有所影響的電荷量之電荷進行電荷電壓轉換並形成第2像素輸出訊號之工程；和將此些之2個的像素輸出訊號輸入至前述訊號讀出路徑中之工程，並且，前述第1像素輸出訊號，係在前述訊號讀出路徑中，藉由包含有至少1個的放大率為較1而更大之放大器的複數之放大器，而被作放大。
若依據本發明，則係能夠提供一種具備有從1個光子之光量區域起直到高照度光量區域為止之動態範圍的高感度、高速、對應於廣光波長帶域之光感測器及固體攝像裝置以及該些之訊號讀出方法，而能夠對於產業之更進一步的發展和更為安心、安全之社會的實現作極大的貢獻。
100‧‧‧像素電路和1列之讀出電路
101‧‧‧像素電路部
101-1~101-N‧‧‧像素部
102、102-1‧‧‧列電路部
102HG、102HG-1‧‧‧第1列讀出電路
102LG、102LG-1‧‧‧第2列讀出電路
102N、102N-1‧‧‧第3列讀出電路
102S1‧‧‧第1-1訊號
102S2‧‧‧第1-2訊號
102S3‧‧‧第2訊號
103、103-1‧‧‧像素列輸出訊號線
104HG‧‧‧開關手段(SW/AMPEN)
104LG‧‧‧開關手段(SW/AMPEN)
105HG‧‧‧高增益放大器
105LG‧‧‧低增益放大器
106HG‧‧‧類比記憶體電路部
106LG‧‧‧類比記憶體電路部
106N‧‧‧類比記憶體電路部
106HG-1‧‧‧開關手段(NS1H)
106LG-1‧‧‧開關手段(NS1)
106N-1‧‧‧開關手段(NS2)
106HG-2‧‧‧電容(N1H)
106LG-2‧‧‧電容(N1)
106N-2‧‧‧電容(N2)
106HG-3‧‧‧開關手段(SS1H)
106LG-3‧‧‧開關手段(SS1)
106N-3‧‧‧開關手段(SS2)
106HG-4‧‧‧電容(S1H)
106LG-4‧‧‧電容(S1)
106N-4‧‧‧電容(S2)
107HG‧‧‧第1-1訊號用訊號線
107LG‧‧‧第1-2訊號用訊號線
107N1‧‧‧從像素列輸出訊號線所分歧出之第2訊號用訊號線
108、108-1‧‧‧電流源
201‧‧‧光二極體(PD)
202‧‧‧傳輸用開關手段(T)
202-1‧‧‧傳輸用開關手段(T)之電極
203‧‧‧浮動擴散電容(CFD)
204‧‧‧橫型溢流積蓄電容(CLOFIC)
205‧‧‧溢流用開關手段(S)
205-1‧‧‧溢流用開關手段(S)之電極
206‧‧‧重置用開關手段(R)
206-1‧‧‧重置用開關手段(R)之電極
207‧‧‧像素選擇開關手段(X)
207-1‧‧‧像素選擇開關手段(X)之電極
208‧‧‧源極隨耦型之開關手段(SF)
208-1‧‧‧源極隨耦型之開關手段(SF)之電極
300‧‧‧p-型epi基板
301A1、301A2、301B1、301B2‧‧‧MOS電晶體
302‧‧‧擴散層(n+型區域)
303A、303B‧‧‧閘極電極
304A、304B1、304B2‧‧‧側壁
305‧‧‧LDD
306‧‧‧絕緣膜層
400‧‧‧p-型epi基板
401A1、401A2‧‧‧MOS電晶體
402A‧‧‧擴散層(n+型區域)
403A、403B‧‧‧閘極電極
404A、404B1、403B2‧‧‧側壁
500‧‧‧光輸入感測器像素部
500-1‧‧‧n-型矽(n-Si)基體
500-2‧‧‧p型矽層
501-2~501-3‧‧‧雜質量降低化n型區域
502-1~502-5‧‧‧n+型區域
503-1~503-6‧‧‧LDD
504‧‧‧FD擴散層部
505‧‧‧像素SF部
506-1~506-4‧‧‧元件分離區域
507-1~507-3‧‧‧p型埋入區域
508‧‧‧n-型區域
509‧‧‧p+型區域
510‧‧‧STI周邊p+型區域
601-1~601-3‧‧‧LDD形成用光阻
602-1~602-11‧‧‧側壁
603-1~603-2‧‧‧S/D擴散層形成用光阻
604-1~604-3‧‧‧S/D高濃度擴散層形成用光阻
605-1~605-2‧‧‧配線層間絕緣體層
606-1~606-3‧‧‧接觸電極
607-1~607-2‧‧‧金屬配線
801~809‧‧‧訊號讀出步驟
1200-1‧‧‧第1列之列電路部
1300‧‧‧感測器部
1301‧‧‧像素陣列
1302‧‧‧垂直橫移暫存器
1303‧‧‧水平橫移暫存器
1304‧‧‧電流源列部
1305‧‧‧像素輸出線重置開關列部
1306‧‧‧16倍放大器部
1307‧‧‧第1-1訊號用類比記憶體部
1308‧‧‧1倍放大器列部
1309‧‧‧第1-2訊號用類比記憶體部
1310‧‧‧第2訊號用類比記憶體部
1311‧‧‧最終段緩衝器
〔圖1〕圖1，係為對於本發明之CMOS影像感測器的像素電路和1列之量的讀出電路之合適的實施形態之其中一例作展示之電路圖。
〔圖2〕圖2，係為從圖1所示之電路圖中將像素電路部作抽出展示的等價電路圖。
〔圖3A〕圖3A，係為用以對於通常之MOSTr的構 造作說明之示意性構造切斷面圖。
〔圖3B〕圖3B，係為用以對於本發明之MOSTr的構造作說明之示意性構造切斷面圖。
〔圖4A〕圖4A，係為對於在設置有通常之雜質濃度之擴散層的情況時所形成之空乏層的寬幅W之擴廣程度作示意性展示的示意性構造剖面圖。
〔圖4B〕圖4B，係為對於在如同本發明一般而設置有相較於通常而使雜質濃度作了低濃度化之擴散層的情況時之空乏層的寬幅W之擴廣程度作示意性展示的示意性構造剖面圖。
〔圖5〕圖5，係為用以針對當對於具備有圖2中所示之像素電路部101的裝置而適用了LDD形成之省略以及擴散層之低濃度化的情況時之裝置構造佈局作說明的示意性變形切斷面圖。
〔圖6A〕圖6A，係為用以對於光輸入感測器像素部500之製造例作說明之示意性工程圖。
〔圖6B〕係為接續於圖6A之示意性工程圖。
〔圖6C〕係為接續於圖6B之示意性工程圖。
〔圖6D〕係為接續於圖6C之示意性工程圖。
〔圖6E〕係為接續於圖6D之示意性工程圖。
〔圖6F〕係為接續於圖6E之示意性工程圖。
〔圖6G〕係為接續於圖6F之示意性工程圖。
〔圖6H〕係為接續於圖6G之示意性工程圖。
〔圖6I〕係為接續於圖6H之示意性工程圖。
〔圖6J〕係為接續於圖6I之示意性工程圖。
〔圖6K〕係為接續於圖6J之示意性工程圖。
〔圖6L〕係為接續於圖6K之示意性工程圖。
〔圖7〕圖7，係為用以對於第1-1訊號、第1-2訊號、第2訊號的光電轉換特性作說明之示意性說明概念圖。
〔圖8〕圖8係為對於浮動擴散輸入換算的雜訊電子數和誤讀出機率之間的關係作展示之圖表。
〔圖9〕圖9係為對於輸入換算雜訊電子數和電荷電壓轉換增益之間的關係作展示之圖表。
〔圖10〕圖10，係為當讀出1個像素之訊號的情況時之時序圖。
〔圖11〕圖11，係為用以對於當讀出1個像素之訊號的情況時之處理程序作說明的流程圖。
〔圖12〕圖12，係為對於當將本發明之CMOS影像感測器適用在攝像裝置中的情況時之感測器部之合適的實施形態之其中一例作展示者，並為對於第1列之N個的像素電路和1列之量的讀出電路作展示之電路圖。
〔圖13〕圖13，係為對於圖12中所示之攝像裝置的感測器部全體作示意性展示之全體區塊圖。
〔圖14〕圖14，係為對於像素選擇開關手段(X)207和源極隨耦開關手段(SF)208之示意性的佈局圖案的其中一例作展示之圖。
〔圖15〕圖15，係為對於像素選擇開關手段(X) 207和源極隨耦開關手段(SF)208之示意性的佈局圖案的另外一例作展示之圖。
〔圖16〕圖16，係為對於像素選擇開關手段(X)207和源極隨耦開關手段(SF)208之示意性的佈局圖案的又另外一例作展示之圖。
在圖1中，係展示有對於本發明之CMOS影像感測器的像素電路和1列之量的讀出電路之合適的實施形態之其中一例(實施形態例1)作展示之電路圖。
藉由設為圖1之電路構成並設為後述之裝置構造，係能夠同時達成光子檢測之高感度和高飽和。
圖1，係為了避免圖面與說明變得複雜，而以能夠以必要最低限度的說明來達成本發明之特徵的明顯之理解的方式，來對於必要最低限度的部份作了圖示化。
圖1之電路100，係藉由像素電路部101和列電路部102所構成。
像素電路部101和列電路部102，係經由像素列輸出訊號線103而被作電性連接。在像素列輸出訊號線103之下方，係被設置有電流源108。電流源108，例如係藉由MOS電晶體所構成。
像素電路部101之等價電路圖，係與專利文獻1之圖21的像素等價電路圖為同等。在圖1之例中，列電路部102，係藉由3個的列讀出電路所構成。用以輸出第1-1 訊號102S1之第1列讀出電路102HG，係成為從上游側起，使第1-1訊號102S1讀出用之開關手段(SW/AMPEN)104HG和高增益放大器105HG以及類比記憶體電路部106HG依此順序來作配列並藉由訊號線107HG來作電性連接之構成。
類比記憶體電路部106HG，係使第1-1訊號102S1用之開關手段(NS1H)106HG-1和電容(N1H)106HG-2電性地作串聯連接，又，係使開關手段(SS1H)106HG-3和電容(S1H)106HG-4電性地作串聯連接，並如同圖示一般地而被接線於訊號線107HG處。
用以輸出第1-2訊號102S2之第2列讀出電路102LG，亦同樣的，係成為從上游側起，使第1-2訊號102S2讀出用之開關手段(SW/AMPEN)104LG和低增益放大器105LG以及類比記憶體電路部106LG依此順序來作配列並藉由訊號線107LG來作電性連接之構成。
類比記憶體電路部106LG，係使開關手段(NS1)106LG-1和電容(N1)106LG-2電性地作串聯連接，又，係使開關手段(SS1)106LG-3和電容(S1)106LG-4電性地作串聯連接，並如同圖示一般地而被接線於訊號線107LG處。
輸出第2訊號102SN之第3列讀出電路102N，係與前述第1列讀出電路102HG以及前述第2列讀出電路102LG相異，類比記憶體電路部106N，係經由訊號線107N1而被與像素輸出訊號線103作電性直接連接。
類比記憶體電路部106N，係使開關手段(NS2)106N-1和電容(N2)106N-2電性地作串聯連接，又，係使開關手段(SS2)106N-3和電容(S2)106N-4電性地作串聯連接，並如同圖示一般地而被接線於訊號線107N2處。
列電路部102，係在1個的列之各像素電路部處而為共通。
藉由設為圖1之電路構成，係能夠提供一種可同時達成1個光子的檢測之高感度特性和高飽和特性而具備有廣泛之動態範圍性能的高感度影像感測器。
在圖1之例中，於各列中，係設置有：中介有高增益放大器之路徑(第1列讀出電路部102HG)、中介有低增益放大器之路徑(第2列讀出電路部102LG)、以及將像素訊號輸出線直接作了連接的路徑(第3列讀出電路部102N)，此些之總計3個的訊號路徑，在各個路徑中，係被配置有2個的類比記憶體。
被配置於列中之2個的增益放大器，係在從像素電路部101而讀出高感度之第1訊號時會被使用，藉由產生將振幅增大並將後段之雜訊作了降低的第1-1訊號以及維持於原本之訊號振幅的第1-2訊號，係能夠得到超高感度訊號、高感度訊號。又，在像素電路部101處所得到的高飽和之第2訊號，係使用將像素訊號輸出線直接作了連接的路徑來以原本之訊號振幅而讀出，而能夠得到高飽和訊號。亦即是，藉由從上述所說明了的3個訊號，而在極低 照度之像素處使用超高感度之第1-1訊號，並在高照度之像素處使用第2訊號，且在此兩者之中間的照度之像素處使用第1-2訊號，係能夠從極低照度區域起直到高照度為止而使用單一之曝光期間來線性地得到影像訊號。
在圖1之說明中的元件符號前之「( )」中的英文字母，係代表下述之技術性的意義。
AMPEN：「第1-1訊號」以及「第1-2訊號」讀出用開關
NS1H：「第1-1BG訊號」取樣用開關
SS1H：「第1-1光訊號」取樣用開關
N1H：「第1-1BG訊號」保持用電容
S1H：「第1-1光訊號」保持用電容
NS1：「第1-2BG訊號」取樣用開關
SS1：「第1-2光訊號」取樣用開關
N1：「第1-2BG訊號」保持用電容
S1：「第1-2光訊號」保持用電容
NS2：「第2BG訊號」取樣用開關
SS2：「第2光訊號」取樣用開關
N2：「第2BG訊號」保持用電容
S2：「第2光訊號」保持用電容
根據圖2、圖3A、圖3B、圖4A、圖4B，針對本發明之特徵作說明。
圖2，係為對於圖1所示之電路100中的像素電路部101作展示者。
像素電路部101，係由光二極體(PD)201、傳輸用 開關手段(T)202、進行電荷電壓轉換之浮動擴散電容(CFD)(非固定浮游電容：Floating Diffusion Capacitor，亦有標記為「CFD電容」的情況)203、橫型溢流積蓄電容(CLOFIC)(Lateral Overflow Integration Capacitor)204、溢流用開關手段(S)205、重置用開關手段(R)206、像素選擇開關手段(X)207、源極隨耦開關手段(SF)208，所構成之。
溢流用開關手段(S)205，係為將CFD電容203和橫型溢流積蓄電容(CLOFIC)204之電位作結合或者是分割之溢流用之開關。
在圖2中，「VR」係代表重置電壓，「VDD」係代表電源電壓。
在本發明中，由於在像素電路部101中係具備有CLOFIC電容204，因此，於後，係亦會有將像素電路部101稱作「LOFIC像素部」的情況。
在本發明之像素電路101中的各開關手段，較理想，係藉由MOS(Metal Oxide Semiconductor)電晶體(MOSTr)等之FET(Field Effect Transistor)來構成。
在圖2中，傳輸用開關手段(T)202、溢流用開關手段(S)205、重置用開關手段(R)206、像素選擇開關手段(X)207、源極隨耦開關手段(SF)208之各開關手段，係藉由MOSTr所構成。
在本發明中之基本性的訊號路徑，係如下所 述。
亦即是，被輸入至PD201中之光，係產生光電荷，所產生的光電荷，係藉由CFD203以及CFD203和CLOFIC204之合計之電容的各者，而被作電荷電壓轉換，並經由SF208而被讀出至類比記憶體電路部106HG、106LG、106N中之所符合的類比記憶體電路部處，且在該類比記憶體電路部之類比記憶體中，作為電壓訊號而被作保持。之後，電壓訊號，係從類比記憶體而被作電容分割，並經由輸出緩衝(未圖示)而被讀出至裝置外部，再藉由ADC(Analog-Digital Convertor)(未圖示)而被轉換為數位訊號。
在此一連串的訊號路徑中，由於在讀出之越後段處越會重疊有雜訊並使S/N降低，因此，在本發明中，係藉由將讀出路徑之盡可能前段處、特別是在CFD203處之電荷電壓轉換增益盡可能地高增益化，來使讀出路徑後段之雜訊相對性地縮小，而謀求高S/N化。
本發明，係基於圖2中所示之像素電路部101，而實際作為輸入感測器、裝置來進行裝置設計並製造，且對於感測器之感度特性進行測定，而對於其結果進行分析、檢討，並將該檢討結果反饋至設計、製造中，藉由反覆進行此，並在反覆進行的過程中謀求在圖2中以虛線○所標示之處(閘極)的重疊(overlap)電容之最適化，係能夠達成本發明之目的，基於此，而完成了本發明。
構成電容(CFD)203之電容，係可大致區分成下述之5者：於裝置之配線部所形成的(1)配線寄生電容、於FD擴散層部所形成的(2)PN接合電容、於像素SF處所形成的(3)閘極、基板寄生電容、(4)通道電容、於FD擴散層部和像素SF部處所形成的(5)閘極重疊電容。
在構成電容(CFD)203之5種類的電容中，配線寄生電容(1)，係可藉由將FD擴散層部504和像素SF部505相互近接配置並將配線之距離縮短，且將相鄰接之金屬配線盡可能的相互分離地作配置，來作某種程度之縮小。但是，起因於裝置之高密度化的要求，係必須要進行像素電路部101之尺寸(以後，係亦稱作「像素尺寸」)之縮小化，若是對此作考慮，則在配線寄生電容(1)之低電容化上，係存在有極限。
作為閘極、基板寄生電容(3)之改善方法，係可藉由對於像素SF部505適用被稱作「Well in Well」之特殊的製程，來降低閘極、基板寄生電容(3)。但是，製程係會複雜化，並且，係存在有會使像素尺寸變大的課題，因此，「Well in Well」製程之採用，對於同時達成像素尺寸之縮小和低電容化一事而言係並不合適。
進而，若是根據本案之發明者們的檢討，則係得到有下述之結論：亦即是，在現今的時間點，相較於其他之電容，由於閘極、基板寄生電容(3)相對而言係為較小的電容，因此，閘極、基板寄生電容(3)之改善，在現今 的時間點係尚不需要進行。
通道電容(4)，由於係需要用以對於像素SF部505流動一定電流之通道，因此實質上係並無法對於電容降低化有所期待。
若是將源極隨耦型之開關手段208的通道電容標記為「Cchl」，則電容「Cchl」會對於電容(CFD)203賦予影響者，係為由電流鏡效果所導致者，實效而言，通道電容(4)係會成為「1-源極隨耦型之開關手段208之增益」倍。
故而，若是與前述相同的而採用「Well in Well」製程並排除基板偏壓效果而將源極隨耦型之開關手段208的增益設為「1」，則係能夠對於通道電容(4)作抑制。但是，「Well in Well」製程之採用，對於同時達成像素尺寸之縮小和低電容化一事而言係並不合適。
另一方面，PN接合電容(2)和閘極重疊電容(3)，由於係並非為能夠期待藉由對於裝置之佈局或讀出方法之特別設計來達成降低的電容，因此，在本發明中，係如同以下所說明一般，對於製造製程作變更並謀求其之降低。亦即是，在本發明中，係藉由針對形成閘極重疊電容(5)之製程及其條件而如同後述所說明一般地來對於先前技術之方法作大幅度的變更，而謀求CFD203之電容的降低之最適化。
在對於本發明之特徵進行說明時，首先，係針對為了降低閘極重疊電容所進行的LDD(Lightly Doped Drain)之省略，使用圖3A、圖3B來進行說明。
圖3A，係為用以對於通常之MOSTr301A1、301A2的構造作說明之示意性構造切斷面圖。
圖3B，係為用以對於本發明之MOSTr301B1、301B2的構造作說明之示意性構造切斷面圖。
通常，在閘極電極303A、303B之作成和側壁(sidewall)304A、304B1、304B2之作成之間，首先係進行有LDD305之形成。
接著，係依照側壁(sidewall)304A、304B1、304B2之形成、擴散層302之形成的順序，來進行形成。設置LDD305之理由，係為了防止所形成的MOSTr之熱載子劣化之故。亦即是，從源極而前進至汲極之電子的一部分，會被汲極近旁之高電場所加速，並成為具有高能量之熱載子。熱載子，係會起因於衝擊離子化而產生具有高能量之電子、電洞，或是在閘極絕緣膜和半導體之間的界面處產生缺陷，或者是被注入至閘極絕緣膜中並被閘極絕緣膜中之缺陷所捕捉而成為固定電荷，並導致電晶體之電性特性的歷時性劣化。此熱載子之產生，在通道長度為1μm以下之電晶體中係為顯著，於一般性的邏輯LSI之細微化中，係成為極大的課題。
為了抑制此熱載子之產生，係形成用以緩和汲極近旁之電場的濃度為薄之擴散層。一般而言係將此稱為「LDD構造之電晶體」。又，在本案發明中，係會有將並不具備LDD構造的電晶體稱作「非LDD構造電晶體」的情形。
在此種LDD構造之電晶體的情況中，係產生有下述一般之課題。
如同圖3A中所示一般，擴散層302部分中之由LDD305所致的部份，係形成在閘極電極303A、303B側處而突出的部份(在擴散層302之兩側處係標示有LDD305之作了突出的部分)，並成為導致閘極重疊電容增大的重要因素。
因此，在本發明中，係藉由將LDD305之形成省略，而能夠使其成為將重疊電容作大幅度減輕的其中一個重要因素。進而，透過電晶體之試作和測定之實驗，亦發現到，就算是將LDD305之形成省略，在光感測器之動作電壓條件下，由前述之熱載子所致的影響亦為充分小，而並不會發生問題。
於圖3B中，對於將LDD305之形成作了省略的閘極重疊部之擴大圖作展示。
以下，針對為了將電容降低所進行的製程變更作敘述。
PN接合電容，係基於涵蓋p-epi層和n+層(擴散層)所形成的空乏層之寬幅而被決定。亦即是，若是空乏層之寬幅W變得越大，則PN接合之電容係變得越小。此空乏層之寬幅W，係依據p-epi層和n+層之雜質的濃度而被決定。
在本發明中，係藉由將n+層之雜質的濃度縮小，來將空乏層之寬幅W增大並減少PN接合電容。
於圖4A中，對於設置有通常的雜質濃度之擴散層402A的情況時之空乏層的寬幅W之擴廣程度作示意性展示，於圖4B中，對於在如同本發明一般而設置有相較於通常而使雜質濃度作了低濃度化之擴散層402B的情況時之空乏層的寬幅W之擴廣程度作示意性展示。
圖4A，係為對於在將LDD之形成作了省略的MOSTr中而設置有通常之雜質濃度之擴散層的情況時所形成之空乏層的寬幅W之擴廣程度作示意性展示的示意性構造剖面圖。
圖4B，係為對於在如同本發明一般地而將LDD之形成作了省略的MOSTr中設置有相較於通常而使雜質濃度作了低濃度化之擴散層的情況時之空乏層的寬幅W之擴廣程度作示意性展示的示意性構造剖面圖。
在圖4A中，係針對MOSTr401A1和MOSTr401A2之構造的一部分作展示。
擴散層402A，係兼具有MOSTr401A1之汲極區域(在圖中之擴散層402A的左側部分)和MOSTr401A2之源極區域(在圖中之擴散層402A的右側部)。
若是如同通常一般而擴散層402A中之雜質的濃度為高，則如同圖4A中所示一般，空乏層之寬幅W係變小，若是如同本案發明一般而擴散層402B中之雜質的濃度係為低，則如同圖4B中所示一般，空乏層之寬幅W係變大。
n+層(擴散層)之雜質的低濃度化，由於係能夠將 PN接合之空乏層寬幅擴廣，因此係有著能夠降低PN接合電容之效果。進而，由於n+層中之電荷和閘極電極間之距離係變大，因此係與LDD之形成的省略同樣的而具備有降低閘極重疊電容之效果。
在圖5中，針對適用有如同藉由圖3A~圖4B所作了說明一般之LDD形成之省略以及擴散層之低濃度化的情況時之本發明之實施形態的合適之其中一例作展示。
圖5，係為用以針對當形成具備有與圖2中所示之像素電路部101之電路構成同等的電路構成之光輸入感測器像素部500的裝置構造時而適用了LDD形成之省略以及擴散層之低濃度化的情況時之裝置構造佈局作說明的示意性變形切斷面圖。
在圖5中，導出電極(以實線作標示)，係作為假想電極而有所記載。又，在對於與圖1、圖2相同之物進行標示的情況時，係以圖1、圖2之元件符號來作標示。
光輸入感測器像素部500，係在n-型矽(n-Si)基體500-1上，使p型矽層500-2作磊晶成長，並利用該p型矽層500-2，來基於圖2中所示之電路設計而作成了受光二極體、電晶體、電容元件等之各電子元件和配線。
於圖5中，為了形成低電容FD而將雜質之摻雜量相較於先前技術而作了降低化的n型區域，係以元件符號501-1、501-2、501-3來作標示。
如同先前技術一般地而以高濃度來將雜質作了摻雜 者，係為n+型區域502-1、502-2、502-3、502-4、502-5。
如同先前技術一般地而作為LDD所被形成者，係為n型區域503-1、503-2、503-3、503-4、503-5、503-6。
在本發明中，上述之n型區域(503-1~503-6)、n+型區域(502-1~502-5)，係亦會有記載為「擴散層502-1~5」的情形， 在各電子元件中，在係以確實進行元件分離的情況時會對於高裝置性能化更為有所貢獻的電子元件處，係設置有必要之性能特性的元件分離區域506-1、506-2、506-3、506-4。
在p型矽層500-2之特定的位置處，係設置有p型埋入區域507-1、507-2、507-3。
在圖5中，光二極體(PD)201，係具備有將n-區域508和p+區域509作了層積的二極體構造。
在本發明中，光二極體(PD)201，係亦可改變為光電晶體。
在傳輸用開關手段T202之電極202-1處，係被接線有配線ΦT，在溢流用開關手段S205之電極205-1處，係被接線有配線ΦS，在重置用開關手段R206之電極206-1處，係被接線有配線ΦR，在像素選擇開關手段(X)207之電極207-1處，係被接線有配線ΦX。
n+型區域502-1，係作為重置用開關手段(R)206之汲極而起作用，並被接線於賦予重置電壓之配線VR處。
源極隨耦開關手段(SF)208之電極208-1，係被與n型區域501-1作電性連接。
橫型溢流積蓄電容(CLOFIC)204之電極204-1，係作為電容(CLOFIC)204之其中一方之電極而起作用，並被與n型區域501-2作電性連接。
n+型區域502-2、502-3，係被直接電性連接於配線GND處。
n+型區域502-5，係被直接電性連接於像素輸出訊號線103處。
圖5中所記載之各開關手段，係藉由MOSTr所構成。
在本發明中的具備有特徵之處，係在於FD擴散部504、像素SF部505。
FD擴散部504，係將先前技術之LDD作了省略，並且係將n型區域501-1之雜質濃度相較於先前技術而作了降低化。藉由此，係能夠有效地謀求電容(CFD)203之電容的降低化。
像素SF部505之n型區域501-3，係為了將電容(CFD)203之電容降低，而將LDD作了省略，並且將雜質濃度相較於先前技術而作了降低化。
n型區域(擴散層)501-2，由於係身為連接於電容(CLOFIC)204之擴散層，因此，與其說是為了降低電容(CFD)之電容，更應該說是為了降低對於電容(CLOFIC)204之漏洩電流而謀求有低濃度化。
在本發明中，n型區域501-1、501-3的雜質濃度之降低化的程度，係相對於在先前技術之實用元件中的雜質含有量(n+型區域502-1~502-5之雜質含有量)，而通常為減少50%，較理想為減少70%，更理想為減少90%。
具體而言，係為1×1020個/cm3以下，較理想，係為6×1019個/cm3以下，更理想，係為2×1019個/cm3以下。
在本發明中，如同上述一般，係藉由n型區域501-1、501-3的雜質濃度之降低化，而有效地謀求電容(CFD)203之電容的降低化。但是，例如，n型區域502-1、502-4、502-5的雜質濃度之降低化，由於係會導致串聯阻抗之增加，並造成像素訊號輸出電壓範圍被縮窄而導致動態範圍降低，或是造成源極隨耦電路之增益的降低並導致S/N比降低，或者是成為產生陰影的原因，因此，將n型區域502-1、502-4、502-5的雜質濃度相較於先前技術之實用元件者而更加降低一事，在裝置之整體設計上而言係並不適當。
從此種觀點來看，在本發明中，n型區域501-1、501-3的雜質濃度，較理想，係相對於在n+型區域502-1~502-5中之雜質濃度，而設為50%以下。
藉由採用如同上述一般之裝置構成，係能夠謀求電容(CFD)之低電容量，而成為能夠提供一種可同時達成1個光子的檢測之高感度特性和高飽和特性而具備 有廣泛之動態範圍性能的高感度影像感測器。
起因於將LDD作了省略一事，ON阻抗會變大，可以推測到，在圖5中所示之電晶體處所流動的電流係會變小。
特別是，源極隨耦型之開關手段(SF)208，係有必要流動用以將類比記憶體作充放電之約略數10μA的電流，但是，雖然確認到了起因於此ON阻抗變大一事所導致的影響，然而係亦確認到此事並不會造成實用上的問題。
傳輸用開關手段(T)202、溢流用開關手段(S)205、重置用開關手段(R)206，由於係僅分別被使用在積蓄於光二極體(PD)201中之電荷的傳輸、光二極體(PD)201之電容與電容(CFD)203之電容和電容(CLOFIC)204之電容(電容之合計係為數10fF程度)的重置中，因此係並不需要流動大電流，故而係並不會受到上述的影響。
若是源極隨耦型之開關手段(SF)208的串聯阻抗變大，則增益會降低。因此，在本發明中，係如同圖5中所示一般，於作為開關手段208之MOS電晶體的源極部處，係並不省略LDD之形成而如同先前技術一般地作設置，以阻止增益的降低。
如此這般，在本發明中，係藉由於構成電容(CFD)203之MOS電晶體處而選擇性地省略LDD之形成，來降低閘極重疊電容。
接著，根據圖6A~圖6L，對於圖5中所示之光輸入感測器像素部500之製造例作說明。
所使用的製造技術，由於係為通常之半導體製造技術，因此係以身為當業者所能夠容易理解的程度之範圍，來作省略(材料、藥品、製造條件、製造裝置等)說明。
以下之工程表，係為對於製造工程之主要工程作展示者。
但是，在以下之工程中，工程(9)係如同至今為止所作了說明一般，在本發明中會被省略。又，工程(12)、(13)，係為用以達成電容(CFD)203之電容的降低化之工程。
『工程表』
工程(1)：元件分離(Shallow Trench Isolation：STI)(506-1~506-4)形成
工程(2)：井/通道阻障層(507-1~507-3、510)形成離子注入
工程(3)：活性化退火
工程(4)：閘極絕緣膜形成
工程(5)：閘極電極成膜
工程(6)：閘極電極圖案化
工程(7)：PD埋入n-層(508)形成離子注入
工程(8)：PD表面p+層(509)形成離子注入
工程(9)：Lightly Doped Drain(LDD)形成離子注入
『光微影離子注入光阻除去』
工程(10)：活性化退火
工程(11)：側壁(sidewall)形成
工程(12)：S/D擴散層(501-1~501-3、502-1~502-5)形成離子注入(1)
光微影離子注入光阻除去
工程(13)：S/D高濃度擴散層(502-1~502-5)形成離子注入(2)
『光微影離子注入光阻除去』
工程(14)：活性化退火
工程(15)：第1層間膜(605-1)形成
工程(16)：接觸孔形成
工程(17)：接觸電極(606-1~606-3)形成
工程(18)：金屬電極(607-1、607-2)形成
工程(19)：氫燒結
依照上述之工程順序，將主要部分之工程圖在圖6A~圖6L中作展示。
圖6A：緊接於PD表面p+層(509)形成之離子注入之後
圖6B：緊接於用以進行LDD形成之離子注入的光微影之後
圖6C：緊接於LDD形成之離子注入之後
圖6D：緊接於進行LDD形成之離子注入並將光阻作了除去之後
圖6E：緊接於側壁(602-1~602-11)之形成之後
圖6F：緊接於在用以進行擴散層(501-1~501-3、502-1~502-5)之形成時所進行的第1次之離子注入的光微影之後
圖6G：緊接於在為了形成擴散層(501-1~501-3、502-1~502-5)所進行的第1次之離子注入之後
圖6H：緊接於進行第1次之離子注入並將光阻作了除去之後
圖6I：緊接於在用以進行擴散層(502-1~502-5)之形成時所進行的第2次之離子注入的光微影之後
圖6J：緊接於在為了形成擴散層(502-1~502-5)所進行的第2次之離子注入之後
圖6K：緊接於進行第2次之離子注入並將光阻作了除去之後
圖6L：製造製程結束時(相當於圖5之裝置構造)
接著，利用圖1、圖2，針對將本發明應用在作為畫像輸入裝置之高感度CMOS影像感測器(固體攝像裝置)中的情況時之其中一個合適例作記述。
於此，係針對光電子檢測型來作記述，但是，當然的，就算是元件構造之極性係為逆極性，亦係被包含於本發明之範疇中。
在積蓄期間(ST)(將起因於受光攝像光一事所發生的光電荷積蓄於特定之電容中的期間)中，對於光二極體(PD)201和浮動擴散電容(CFD)203之積蓄為超過該些之電容量並成為過飽和狀態而流出了的過飽和電荷，係 經由溢流用開關手段(S)205而在橫型溢流積蓄電容(CLOFIC)204中被作積蓄。
在電容值為小之電容(CFD)203處進行電荷電壓轉換，從像素電路部係輸出有第1訊號A1-1。接著，係在將浮動擴散電容(CFD)203之電容和橫型溢流積蓄電容(CLOFIC)204之電容作了相加的電容值為大之電容處進行電荷電壓轉換，從像素電路部203係輸出有第2訊號A1-2。
於此，從僅需在電容值為小之電容(CFD)203處進行電荷電壓轉換即可的像素電路部A1，第1訊號A1-1係被使用在攝像訊號中。
從如同前述一般而過飽和電荷為多的像素電路部A2，第2訊號A1-2係被使用在攝像訊號中。
前述第1訊號A1-1，係經由第1列讀出電路102HG、第2列讀出電路102LG，來分別作為第1-1訊號102S1、第1-2訊號102S2而被從列電路部102輸出。
在本發明之試作裝置中，例如，係將高增益放大器105HG之放大率設為16倍，並將低增益放大器105LG之放大率設為1倍。
但是，為了使當將第1-1訊號102S1和第1-2訊號102S2合成時的訊號/雜訊比不論於第1-1訊號102S1和第1-2訊號102S2之何者處均成為一定值以上，只要是身為將高增益放大器105HG和低增益放大器105LG之放大率的差保持於一定以內的範圍內，則高增益放大器105HG 之訊號放大率，係為了將在列電路部102之下游的電路處所發生的雜訊之影響降低，而以較高者為理想。
前述第2訊號A1-2，係從第3列讀出電路102N來作為第2訊號102SN而被輸出。
從列電路部102而來的訊號輸出，係藉由被設置於水平方向上之掃描電路(未圖示)而對於列依序作選擇並讀出。
於此，係亦可在各列讀出電路處設置ADC(A/D轉換手段)，並在裝置晶片內針對各列之每一者而將各訊號作類比-數位轉換，並將數位訊號讀出至裝置晶片外。
藉由上述構成，係將感度為高之第1-1訊號102S1和感度次高之第1-2訊號102S2乃至於高飽和之第2訊號102N作合成，而得到第1-1訊號102S1之高感度訊號，並且能夠藉由1次的曝光期間來得到在廣動態範圍中之攝像訊號。
亦即是，將「第1-1訊號102S1」、「第1-2訊號102S2」、「第2訊號102N」作了合成的訊號，係為「攝像訊號」，該「攝像訊號」，係在1次的曝光時間內而為高感度且為廣動態範圍，亦即是，「攝像訊號」，係能夠在1次的曝光期間中，以廣範圍而得到從1個光子程度的暗部像素而來之訊號起直到從高照度的像素而來之訊號為止。圖7，係為用以對於此點作概念性說明之圖。
圖7，係為用以對於第1-1訊號102S1、第1-2訊號102S2、第2訊號102N的光電轉換特性作說明之 示意性說明概念圖。
圖8係為對於浮動擴散輸入換算的雜訊電子數和誤讀出機率之間的關係作展示之圖表。
於此，將能夠將被輸入至浮動擴散中之光電荷一個一個地讀出的情況，定義為正確的讀出。
係發現到，若是將輸入換算雜訊電子數設為0.26個以下，則係能夠將誤讀出機率降低至較5%而更小，而能夠實質上並不發生問題地來以1個光子的精確度而讀出訊號。又，進而，係發現到，理想而言，若是將輸入換算雜訊電子數設為0.20個以下，則係能夠將誤讀出機率降低至較1%而更小。
此些發現，係為藉由對於裝置設計、模擬、製造、裝置驅動、分析、檢討等作了各種的反覆進行而得到確認者。
圖9係為對於輸入換算雜訊電子數和電荷電壓轉換增益之間的關係作展示之圖表。
以下，使用圖10、圖11，針對藉由本發明之攝像裝置來進行攝像並基於該所攝像了的畫像來讀出畫像訊號的方法作說明。
於此，以下所記載之本發明中的裝置之像素訊號輸出方法，係為由藉由源極隨耦型之開關(SF)208和列電流源108所構成的源極隨耦電路所致之像素訊號輸出方法。
在本發明中，係並不被限定於此像素訊號輸出方法，亦可使用在將像素輸出線103作了重置之後設為浮游狀 態，並藉由寄生於像素輸出線103中之電容負荷來驅動源極隨耦型之開關(SF)而進行像素訊號輸出的浮游電容負荷讀出方法。
圖10，係為當讀出1個像素之訊號的情況時之時序圖。
在圖10中，當傳輸用開關手段(T)202作ON、OFF(脈衝ST1)，並接著進行ON、OFF(脈衝ST2)時，從最初之ON、OFF的OFF時間點起直到下一個的ON、OFF之ON時間點為止的期間，係為積蓄期間(ST)。
T1~T5，係為對於類比記憶體之訊號取樣結束的時序。
對於類比記憶體之訊號取樣開始，係為所符合之脈衝的ON時間點。
在溢流用開關手段(S)205、像素選擇開關手段(X)207分別於特定時間(t1、t2)而維持於ON狀態的期間中，重置用開關手段(R)206、傳輸用開關手段(T)202係依序被設為ON，並在各別的特定時間(t3、t4)中維持於ON狀態。
溢流用開關手段(S)205、像素選擇開關手段(X)207之OFF的時序，係在溢流用開關手段(S)205被設為OFF之後，像素選擇開關手段(X)207被設為OFF。
在溢流用開關手段(S)205被設為OFF之前，重置用開關手段(R)206、傳輸用開關手段(T)202係被作ON、OFF(脈衝SR1、脈衝ST1)。
傳輸用開關手段(T)202之ON、OFF的時序，係被設置於重置用開關手段(R)206之ON、OFF期間(特定時間(t3))內。
在傳輸用開關手段(T)202、重置用開關手段(R)206、溢流用開關手段(S)205依序被作了OFF之後，開關手段(NS2)106N-1)係於特定時間(t5)中被設為ON。在經過該特定時間(t5)之後，開關手段(NS2)106N-1係被設為OFF。
此開關手段(NS2)106N-1之OFF的時序，係為溢流用開關手段(S)205被設為OFF之前。之後，像素選擇開關手段(X)207係被設為OFF。
若是像素選擇開關手段(X)207再度被設為ON，則首先，開關手段(SW/AMPEN)104HG、開關手段(SW/AMPEN)104LG係成為ON。
接著，開關手段(NS1H)106HG-1和開關手段(NS1)106LG-1係同時作ON、OFF(脈衝SHG1、脈衝SLG1)。
接著，傳輸用開關手段(T)202係進行ON、OFF(脈衝ST2)，之後，開關手段(SS1H)106HG-3和開關手段(SS1)106LG-3係同時成為ON。
在開關手段(SS1H)106HG-3和開關手段(SS1)106LG-3從此ON狀態起而同時地作了OFF之後的時序處，開關手段(SW/AMPEN)104HG、開關手段(SW/AMPEN)104LG係成為OFF(脈衝SAM1、脈衝 SAM2)。
在此開關手段(SW/AMPEN)104HG、開關手段(SW/AMPEN)104LG成為OFF之後，溢流用開關手段(S)205係成為ON(脈衝SS2)，接著，開關手段(SS2)106N-3係作ON、OFF(脈衝SSS2)。
接著，重置用開關手段(R)206、傳輸用開關手段(T)202係依序成為ON。
在此溢流用開關手段(S)205乃身為ON狀態的期間(脈衝SS2之寬幅t1)中，傳輸用開關手段(T)202、重置用開關手段(R)206係依序成為OFF(脈衝ST3、脈衝SR2)。
接著，開關手段(NS2)106N-1係作ON、OFF(脈衝SNS22)。在此開關手段(NS2)106N-1成為OFF(脈衝SNS22)之後，溢流開關手段(S)205係作OFF(脈衝SS2)。
於此，當在積蓄期間(ST)中，於PD201中發生有超過PD201之飽和電荷量之光電荷量的情況時，光電荷係從PD201而超越傳輸用開關手段(T)202之電位障壁並溢流至電容FD203處。進而，當對於電容FD203而溢流有超過電容FD203之飽和電荷量之光電荷量的情況時，光電荷，係從電容(CFD)203而超越開關手段(S)205之電位障壁並溢流至積蓄電容(CLOFIC)204處。
在開關手段(X)207正成為ON的期間(相當於脈 衝SX1、脈衝SX2之脈衝寬幅t2)中，該像素係與列輸出線103結合，以下之訊號係被依序作輸出。
在開關手段(SW/AMPEN)104HG、開關手段(SW/AMPEN)104LG正成為ON時，增益放大器105HG以及增益放大器105LG係成為啟動。
在傳輸用開關手段(T)202成為ON之前並且於積蓄期間(ST)內，係使開關手段(SW/AMPEN)104HG以及開關手段(SW/AMPEN)104LG成為ON。
之後，使開關手段(NS1H)106HG-1以及開關手段(NS1)106LG-1作ON、OFF(脈衝SHG1、脈衝SLG1)，並分別讀出第1-1BG訊號、第1-2BG訊號，再將各別的訊號分別保持於所對應之電容(N1H)106HG-2以及電容(N1)106LG-2中。
於此，在第1-1訊號、第1-2訊號中，係包含有相當於電容(CFD)203之重置雜訊、開關手段(SF)208之臨限值參差以及增益放大器105HG、增益105LG之偏位電壓的訊號(雜訊訊號)。
接著，使傳輸用開關手段(T)202作ON、OFF(脈衝ST2)，並將藉由受光一事而在PD201內所發生的電荷(亦有稱作「光電荷」的情況)完全傳輸至浮動擴散電容(CFD)203處。
此時，當光電荷之電荷量為較電容(CFD)203之飽和電荷量而更大的情況時，過飽和量之光電荷係會超越開關手段(S)205之電位並溢流至積蓄電容(CLOFIC)204 處。被傳輸至電容(CFD)203處的電荷量之光電荷，係因應於電容(CFD)203之電容值而被作電荷電壓轉換。
在傳輸用開關手段(T)202作了OFF(脈衝ST2之OFF)之後，使開關手段(SS1H)106HG-3以及開關手段(SS1)106LG-3作ON、OFF(脈衝SHG3、脈衝SLG3)，並分別讀出第1-1光訊號、第1-2光訊號，再將各別的訊號分別保持於所對應之電容(S1H)106HG-4以及電容(S1)106LG-4中。此訊號讀出之結束時序T3，係為開關手段(SS1H)106HG-3以及開關手段(SS1)106LG-3之OFF時。
於此，第1-1光訊號、第1-2光訊號，係分別除了第1-1BG訊號、第1-2BG訊號之外，亦加算有因應於被傳輸至電容(CFD)203處之光電荷之電荷量所發生的訊號，藉由在後段之電路處進行相關雙取樣(correlated double sampling)處理、亦即是從第1-1光訊號而減去第1-1BG訊號，並從第1-2光訊號而減去第1-2BG訊號，而分別僅得到因應於光電荷之電荷量所發生的訊號。當然的，在增益放大器105HG、105LG處，係亦可使用具備有相關雙取樣功能之增益放大器。
在將第1-1光訊號讀出至電容(S1H)106HG-4中並將第1-2光訊號讀出至電容(S1)106LG-4中之後，分別使開關手段(SW/AMPEN)104HG、開關手段(SW/AMPEN)104LG成為OFF，而使增益放大器105HG以及增益放大器105LG成為非啟動。
之後，使開關手段(S)205成為ON，並將電容(CFD)203和積蓄電容(CLOFIC)204之電位作結合。
此時，在積蓄期間(ST)內、乃至於在積蓄期間(ST)內和傳輸期間(TT)內，當存在有從電容(CFD)203而溢流並積蓄於積蓄電容(CLOFIC)204中之電荷的情況時，被積蓄於積蓄電容(CLOFIC)204中之電荷量的電荷和被傳輸至電容(CFD)203處並被作積蓄之電荷量的電荷，係經由開關手段(S)205而相互混合，並藉由積蓄電容(CLOFIC)204和電容(CFD)203之合計的電容而被作電荷電壓轉換。
當並不存在有從電容(CFD)203而來之溢流，於積蓄電容(CLOFIC)204中並未積蓄有電荷的情況時，被傳輸至電容(CFD)203處之電荷量的電荷，係藉由積蓄電容(CLOFIC)204和電容(CFD)203之合計的電容而被作電荷電壓轉換。
於此，為了將從傳輸用開關手段(T)202之於脈衝ST2中進行ON、OFF的動作中而成為了OFF的時間點起之積蓄在光二極體(PD)201中的光電荷傳輸至電容(CFD)203和積蓄電容(CLOFIC)204處，係亦可在開關手段(S)205正成為ON的狀態下，加入使傳輸用開關手段(T)202作ON、OFF的動作。
之後，在開關手段(S)205正成為ON的期間(t1)內，藉由使開關手段(SS2)106N-3作ON、OFF(脈衝SSS2)，來將第2光訊號讀出至電容(S2)106N-4處並 作保持。此時之讀出結束時序，係為T4。
接著，使開關手段(R)206成為ON，並開始積蓄電容(CLOFIC)204以及電容(CFD)203之重置。
之後，使傳輸用開關手段(T)205成為ON，並開始PD201之重置。
接著，使開關手段(R)206成為OFF，並結束積蓄電容(CLOFIC)204以及電容(CFD)203之重置。
此時，在積蓄電容(CLOFIC)204以及電容(CFD)203中，係分別被導入有重置雜訊，但是，係可如同前述一般地除去並成為僅存在有與受光量相對應的訊號。
之後，藉由使開關手段(NS2)106N-1作ON、OFF(脈衝SNS22)，來將第2BG訊號讀出至電容(N2)106N-2處並作保持。
之後，使開關手段(S)205成為OFF，並將積蓄電容(CLOFIC)204和電容(CFD)203之電位作非結合。
接著，使開關手段(X)207成為OFF，並將像素從輸出線而切離，而移行至其他行之像素的讀出期間。
圖11，係為用以對於當讀出1個像素之訊號的情況時之處理程序作說明的流程圖。
若是開始攝像(步驟801)，則係判斷是否為訊號輸出之準備前(步驟802)。若是身為訊號輸出之準備前，則係移行至於第1-1訊號102S1、第1-2訊號102S2、第2訊號102N的光電轉換特性之取得步驟803。若是結束各訊號的光電轉換特性之取得，則係移行至步驟804。若是 在步驟802中並非為訊號輸出之準備前，則係移行至步驟804。在步驟804，係判斷是否為像素訊號之取得開始。像素訊號之取得被開始，所取得的像素訊號係在步驟805中被作積蓄。當並非為像素訊號之取得開始的情況時，係再度回到步驟804並判斷是否為像素訊號之取得開始。在步驟804中所積蓄了的各訊號(第1-1訊號102S1、第1-2訊號102S2、第2訊號102N)，係在步驟806中，為了被傳輸至下一階段之電路處而被作輸出。
接著，係根據第1-1訊號102S1、第1-2訊號102S2、第2訊號102N的輸出之組合，來導出代表攝像面之照度的訊號(步驟807)。之後，為了傳輸至特定之電路處，而將所導出了的訊號作輸出(步驟808)，並結束一連串的讀取動作(步驟809)。
在本發明之試作裝置A中，藉由在列電路部102處使用有高增益放大器，係能夠將浮動擴散輸入換算之雜訊電壓設為60μV。
在將電荷電壓轉換增益設為230μV/e-時，係能夠將輸入換算雜訊電子數設為0.26個，而能夠實質上並不發生問題地來以每一光子之精確度而將訊號讀出。
又，在將電荷電壓轉換增益設為300μV/e-時，係能夠將輸入換算雜訊電子數設為0.20個。
於此，電荷電壓轉換增益和浮動擴散電容之間的關係，係藉由下述之數式而被賦予。
CG=q/CFD‧‧‧‧‧‧(1)
另外，「CG」係代表電荷電壓轉換增益，「q」係代表素電荷，「CFD」係代表浮動擴散電容。
在上述之試作裝置A的試作中，如同至今為止所作了說明一般，係為了將閘極電極和n型擴散層之間的重疊作物理性的縮小，而使用了並不形成通常被稱作LDD之於閘極電極之側壁形成前而注入n型之雜質所形成的n型區域(LDD)之作成流程。
又，係將在側壁形成後而將n型雜質以1015cm-2尺度之高摻雜來作注入的離子注入之工程，變更為將n型雜質之摻雜設為6×1014cm-2而低摻雜化，以降低特定之n型擴散層(n型區域501-1、501-2、501-3)的濃度。
藉由此，閘極重疊電容係被更進一步地降低，又，係亦能夠降低PN接合電容。亦即是，在試作裝置A中，係能夠將浮動擴散電容設為0.5fF，並將電荷電壓轉換增益設為320μV/e-，且將輸入換算雜訊電子數設為0.19個，而能夠以1個光子的精確度來讀出訊號。又，藉由將第1-1訊號、第1-2訊號、第2訊號作合成，係能夠藉由1次的曝光期間來從1個電子起直到74000個電子為止地而線性地得到攝像訊號。
接著，藉由圖12、圖13，對於當將本發明適用在攝像裝置中的情況時之合適的實施形態之其中一例作展示。
圖12，係為對於當將本發明之CMOS影像感測器適 用在攝像裝置中的情況時之感測器部之合適的實施形態之其中一例作展示者，並為對於第1列之N個的像素電路和1列之量的讀出電路作展示之電路圖。
在圖12中，係展示有第1列之列像素電路部1200-1和第1列之列電路部102-1。
列像素電路部1200-1，係將N個的像素(電路)部(101-1~101-N)如同圖示一般地作配列，像素(電路)部(101-1~101-N)之各者，係以列順序而被接線於第1列之像素列訊號線103-1處。
在圖12中，雖係僅記載有1列的列像素電路部，但是，實際上，係被配列有M列(1200-1~1200-M)(1200-2~1200-M係未圖示)。
在像素列訊號線103-1的下游處，係與圖1之情況相同的，被接線有電流源108-1。
列電路部102-1，係與圖1之情況相同的，藉由具備有高增益放大器之第一列讀出電路102HG-1、具備有低增益放大器之第二列讀出電路102LG-1、以及第三列讀出電路102N，而構成之。
又，在列讀出電路(102HG-1、102LG-1、102N)之各者處，係與圖1之情況相同的，被設置有類比記憶體電路部。
圖12之情況的訊號之讀出方法，除了將讀出作N行次的反覆進行以外，係與前述之讀出方法相同。
圖13，係為對於圖12中所示之攝像裝置之例 的感測器部全體作示意性展示之全體區塊圖。
感測部1300，係具備有「N×M」個的具有圖1中所示之像素電路部(相當於1個像素)101之像素、和被作2維配列之像素陣列1301、和垂直(行)橫移暫存部1302、以及水平(列)橫移暫存部1303。
沿著像素陣列1301之行方向，係分別設置有：被配置有M個的電流源108之電流源列部1304、被配置有M個的像素輸出線重置用開關手段之重置開關列部1305、被配置有M個的類比記憶體電路部106HG之第1-1訊號用類比記憶體部1307、被設置有M個的類比記憶體電路部106LG之第1-2訊號用類比記憶體部1309、以及被配置有M個的類比記憶體電路部106N之第2訊號用類比記憶體部1309。
在列重置開關部1305和第1-1訊號用類比記憶體部1307之間，係被設置有16倍放大器部1306，又，在第1-1訊號用類比記憶體部1307和第2訊號用類比記憶體部1309之間，係被設置有1倍放大器列部1308。
於此，16倍放大器列部1306，係指作為高增益放大器而採用16倍的放大率之放大器，1倍放大器列部1308，係指作為低增益放大器而採用1倍的放大率之放大器。
最終段緩衝器1311，係為用以將藉由水平橫移暫存器所依序選擇的列中之類比記憶體的保持訊號以低輸出阻抗來輸出至晶片外部之緩衝器。
接著，針對本發明之光感測器的最適當設計之其中一例作說明。
圖14~圖16，係為對於像素選擇開關手段(X)207和源極隨耦開關手段(SF)208之示意性的佈局圖案作展示者。
(1)身為浮動擴散電容之構成因子的源極隨耦閘之汲極側的閘極重疊電容，由於係與源極隨耦閘之汲極側的寬幅(WSF_D)成正比，因此源極隨耦閘之寬幅係以設為較小為理想。
圖14，係為以將源極隨耦閘之寬幅最小化以降低重疊電容一事為優先的佈局圖案之合適的其中一例。
WSF_D，較理想，係以最小加工尺寸來設計，在本發明之合適的具體例中，係設為0.34μm。
(2)為了使源極隨耦電路之增益增加以及由使1/f雜訊和隨機電報雜訊(Random Telegraph Noise)所成之低頻雜訊降低，較理想，係使源極隨耦閘之閘寬幅增加。
圖15，係為以將源極隨耦閘之寬幅增大並以源極隨耦電路之增益增加和低頻雜訊之降低一事為優先的佈局圖案之合適的其中一例。
在本發明之合適的具體例中，WSF_S和WSF_D均係設為0.60μm。
(3)在圖16中，係針對於覆蓋有閘極聚矽和主動Si之通道區域處而將主動Si以非對稱來作了配置的例子作展示(將非對稱形狀主動Si適用於源極隨耦閘中之優 點)。
當從WSF_D朝向WSF_S而將主動Si寬幅擴廣並形成非對稱形狀時，較理想，係以藉由使電流路徑平緩地擴廣而使載體之散射變小的方式，來將在閘寬幅方向上直線前進的電流所流動之方向作為基軸並以平緩之角度來進行佈局。
在本發明之合適的具體例中，係將電流所流動之方向作為基軸並以±45°之傾斜來作了佈局。
又，閘聚矽和主動Si，係會起因於光微影之對位偏差而導致從設計值而有所偏離，但是，係有必要以就算是發生有對位偏差也不會導致WSF_D和WSF_S之值分別產生變動的方式，來設置有餘裕(margin)。因此，WSF_S之可設計的範圍，係藉由以下之數式(2)來賦予。
於此，LM係為對位偏差餘裕之最小值。
在圖16中，LM係以LM1、LM2來作展示。
在本發明之合適的具體例中，係設為LM(LM1，LM2)=0.10μm。
WSF_D，較理想，係以最小加工尺寸來設計。
在本發明之合適的具體例中，係設為0.34μm。又，LSF係設為0.55μm。故而，此時之WSF_S之可設計的最大值，係為1.04μm。
在本發明之合適的具體例中，WSF_S係設為0.60μm。
在本發明中，藉由滿足上述「(1)~(3)」之條件而進行佈局設計，係能夠達成最適化。
在最適例中，係將主動Si配置為非對稱，並將汲極側之閘極寬幅(WSF_D)最小化以降低閘極重疊電容，並且將源極側之閘極寬幅(WSF_S)增大而能夠同時達成源極隨耦電路之增益增加和低頻雜訊之降低。

Claims (2)

  1. 一種光感測器之訊號讀出方法，其特徵為：前述光感測器，係具備有：感測部，其係於每一像素部之各者中，具備有受光元件、和積蓄電荷之積蓄電容、和用以將藉由被輸入至前述受光元件中之光所產生的電荷傳輸至前述積蓄電容中之傳輸開關，前述積蓄電容，係為浮動擴散電容和橫型溢流積蓄電容(Lateral Overflow Integration Capacitor)，前述傳輸開關，係為MOS電晶體；和像素訊號輸出線，係使各像素部被作接線；和訊號讀出路徑，係被接線於該像素訊號輸出線處，該光感測器之訊號讀出方法，係包含有：在將前述像素訊號輸出線重置之後，維持於浮游電容狀態之工程，在前述像素訊號輸出線被維持於浮游電容狀態的期間中，實施：藉由前述浮動擴散電容來將對於讀出有所影響的電荷量之電荷進行電荷電壓轉換並形成第1像素輸出訊號之工程；和將前述浮動擴散電容與前述橫型溢流積蓄電容作結合而將對於讀出有所影響的電荷量之電荷進行電荷電壓轉換並形成第2像素輸出訊號之工程；和將此些之2個的像素輸出訊號輸入至前述訊號讀出路徑中之工程， 並且，前述第1像素輸出訊號，係在前述訊號讀出路徑中，藉由包含有至少1個的放大率為較1而更大之放大器的複數之放大器，而被作放大。
  2. 一種攝像裝置之訊號讀出方法，其特徵為：該攝像裝置，係具備有：複數之像素部，該像素部，係將受光元件(PD)和傳輸用之開關(T)和溢流用之開關(S)以及重置用之開關(R)依此順序來作串聯接線，並具備有被接線於前述傳輸開關(T)與前述開關(S)之間之接線處的浮動擴散電容(C FD)與源極隨耦型之開關(SF)、和被接線於前述溢流用之開關(S)與前述重置用之開關(R)之間之接線處的橫型溢流積蓄電容(C LOFIC)，前述源極隨耦型之開關(SF)，係為MOS電晶體，前述傳輸用之開關(T)，係為MOS電晶體，該像素部之前述受光元件(PD)，係被作2維性配置並構成像素陣列；和像素列輸出訊號線，係使前述複數之像素部被依序作接線；和列電路部，係被接線於該像素列輸出訊號線處，該攝像裝置之訊號讀出方法，係包含有：在將前述像素訊號輸出線重置之後，維持於浮游電容狀態之工程，在前述像素訊號輸出線被維持於浮游電容狀態的期間中，實施：藉由前述浮動擴散電容來將對於讀出有所影響的電荷 量之電荷進行電荷電壓轉換並形成第1像素輸出訊號之工程；和將前述浮動擴散電容與前述橫型溢流積蓄電容作結合而將對於讀出有所影響的電荷量之電荷進行電荷電壓轉換並形成第2像素輸出訊號之工程；和將此些之2個的像素輸出訊號輸入至前述訊號讀出路徑中之工程，並且，前述第1像素輸出訊號，係在前述訊號讀出路徑中，藉由包含有至少1個的放大率為較1而更大之放大器的複數之放大器，而被作放大。
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