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KR20230084940A - 이미지 센서 장치 및 그것의 동작 방법 - Google Patents

이미지 센서 장치 및 그것의 동작 방법 Download PDF

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KR20230084940A
KR20230084940A KR1020210173128A KR20210173128A KR20230084940A KR 20230084940 A KR20230084940 A KR 20230084940A KR 1020210173128 A KR1020210173128 A KR 1020210173128A KR 20210173128 A KR20210173128 A KR 20210173128A KR 20230084940 A KR20230084940 A KR 20230084940A
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KR
South Korea
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voltage
time period
data line
image
node
Prior art date
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Pending
Application number
KR1020210173128A
Other languages
English (en)
Inventor
조용준
강선율
김윤홍
채희성
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to US17/893,675 priority patent/US12155945B2/en
Priority to CN202211523482.XA priority patent/CN116233634A/zh
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Abstract

본 개시에 따르면, 이미지 픽셀 및 전압 홀드 회로를 포함하는 이미지 센서장치가 제공될 수 있다. 본 개시의 이미지 픽셀은 리셋 전압 및 데이터 전압을 데이터 라인을 통해 출력하도록 구현된다. 본 개시의 전압 홀드 회로는 데이터 라인과 연결되고, 리셋 전압에 기초한 제1 전압을 저장하고, 제1 전압에 기초한 제2 전압을 데이터 라인으로 제공하도록 구성될 수 있다.

Description

이미지 센서 장치 및 그것의 동작 방법{IMAGE SENSOR DEVICE AND OPERATION METHOD THEREOF}
본 발명은 이미지 센서에 관한 것으로 더욱 상세하게는 이미지 센서 장치 및 그것의 동작 방법에 관한 것이다.
이미지 센서는 외부로부터 수신되는 빛을 전기적 신호로 변환하는 동작을 수행한다. 이미지 센서는 크게 상보성 금속 산화막 반도체(CMOS; Complementary Metal Oxide Semiconductor) 이미지 센서 및 CCD(Charge coupled device) 이미지 센서로 구분된다.
최근에는 이미지 데이터에 대한 해상도가 증가함에 따라, 이미지 센서의 이미지 픽셀들의 개수가 증가하고 있으며, 이미지 센서로부터 데이터를 독출하는 시간이 감소되고 있다. 예를 들어, 이미지 센서가 데이터 라인을 통해 출력하는 데이터들을 읽어내는 시간 간격이 감소하고 있다. 이에 따라, 데이터 라인 전압의 안정화 시간을 확보하기 위한 다양한 기법들이 연구되고 있다.
본 개시의 목적은 향상된 성능을 갖는 이미지 센서 장치 및 그것의 동작 방법을 제공하는데 있다.
본 개시의 일 실시 예에 따르면, 리셋 전압 및 제1 데이터 전압을 데이터 라인을 통해 출력하도록 구성된 이미지 픽셀, 및 상기 데이터 라인과 연결되고, 상기 리셋 전압에 기초한 제1 전압을 저장하고, 상기 제1 전압에 기초한 제2 전압을 상기 데이터 라인으로 제공하도록 구성된 전압 홀드 회로를 포함하는 이미지 센서 장치가 제공될 수 있다.
본 개시의 일 실시 예에 따르면, 리셋 신호, 제1 전송 신호, 및 선택 신호를 출력하도록 구성된 디코더, 상기 리셋 신호, 상기 제1 전송 신호, 및 상기 선택 신호에 응답하여 데이터 라인을 통해 픽셀 출력 전압을 출력하도록 구성된 이미지 픽셀, 상기 데이터 라인과 연결된 전압 홀드 회로, 및 상기 디코더 및 상기 전압 홀드 회로를 제어하는 센서 컨트롤러를 포함하는 이미지 센서 장치가 제공될 수 있다. 상기 전압 홀드 회로는, 제1 노드 및 제2 노드 사이에 연결된 커패시터, 제1 전원 전압 및 제3 노드 사이에 연결되고, 상기 제1 노드의 전압에 응답하여 동작하도록 구성된 소스 팔로워(source follower), 상기 제3 노드 및 상기 데이터 라인 사이에 연결되는 인에이블 스위치, 상기 제2 노드 및 상기 데이터 라인 사이에 연결된 저장 스위치, 및 초기화 전압 및 상기 제1 노드 사이에 연결된 초기화 스위치를 포함할 수 있다.
본 개시의 일 실시 예에 따르면, 외부로부터 수신된 광 신호를 전기적 신호로 변환하여 데이터 라인을 통해 출력하도록 구성된 픽셀을 포함하는 이미지 센서 장치의 동작 방법이 제공된다. 본 개시에 따른 이미지 센서 장치의 동작 방법은, 상기 픽셀에 대한 리셋 동작을 수행하는 단계, 상기 리셋 동작을 통해 생성된 리셋 전압을 상기 데이터 라인을 통해 출력하며, 상기 리셋 전압에 기초한 제1 전압을 전압 홀드 회로에 저장하는 단계, 상기 픽셀에 대한 제1 광 집적 동작을 수행하며, 상기 제1 전압에 기초하여 생성된 제2 전압을 상기 전압 홀드 회로로부터 상기 데이터 라인으로 제공하는 단계, 및 상기 제1 광 집적 동작을 통해 생성된 제1 데이터 전압을 상기 데이터 라인을 통해 출력하는 단계를 포함할 수 있다.
본 개시의 일 실시 예에 따르면, 이미지 픽셀로부터 데이터 전압이 출력되지 않는 시구간 동안 데이터 라인의 전압이 유지되는 이미지 센서 장치가 제공될 수 있다. 이 경우, 데이터 라인의 전압 변동이 최소화되므로 데이터 라인 전압의 안정화 시간이 감소될 수 있다. 따라서 향상된 성능을 갖는 이미지 센서 장치 및 그것의 동작 방법이 제공될 수 있다.
도 1은 본 개시의 실시 예에 따른 이미지 센서 장치를 보여주는 블록도이다.
도 2는 도 1의 이미지 센서 장치의 일부 구성을 보다 상세하게 보여주는 블록도이다.
도 3a 내지 도 3b는 도 2의 이미지 픽셀의 구성을 보여주는 회로도이다.
도 4는 도 2의 전압 홀드 회로를 보여주는 회로도이다.
도 5a 내지 도 5b는 도 4의 전압 홀드 회로의 동작을 설명하기 위한 타이밍도이다.
도 6은 본 개시의 실시 예에 따라 구현된 도 2의 전압 홀드 회로를 보여주는 블록도이다.
도 7은 도 6의 전압 홀드 회로를 보다 상세하게 보여주는 회로도이다.
도 8은 도 2의 이미지 픽셀 및 전압 홀드 회로의 구성을 보다 상세하게 보여주는 회로도이다.
도 9는 도 8의 전압 홀드 회로의 동작을 설명하기 위한 타이밍도이다.
도 10은 도 2의 이미지 픽셀 및 전압 홀드 회로의 구성을 보다 상세하게 보여주는 회로도이다.
도 11은 도 10의 전압 홀드 회로의 동작을 설명하기 위한 타이밍도이다.
도 12는 본 개시의 일 실시 예에 따른 이미지 센서 장치의 동작 방법을 보여주는 흐름도이다.
도 13은 본 개시의 일 실시 예에 따른 이미지 센서 장치의 동작 방법을 보여주는 흐름도이다.
도 14는 본 발명의 실시 예에 따른 멀티 카메라 모듈을 포함하는 전자 장치의 예시적인 구성을 나타내는 블록도이다.
도 15는 도 14의 카메라 모듈의 예시적인 구성을 나타내는 블록도이다.
이하에서, 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 개시를 용이하게 실시할 수 있을 정도로, 본 개시의 실시 예들이 명확하고 상세하게 기재될 것이다. 상세한 구성들 및 구조들과 같은 세부적인 사항들은 단순히 본 개시의 실시 예들의 전반적인 이해를 돕기 위하여 제공된다. 그러므로 본 개시의 기술적 사상 및 범위로부터의 벗어남 없이 본문에 기재된 실시 예들의 변형들은 당업자에 의해 수행될 수 있다. 더욱이, 잘 알려진 기능들 및 구조들에 대한 설명들은 명확성 및 간결성을 위하여 생략된다. 이하의 도면들 또는 상세한 설명에서의 구성들은 도면에 도시되거나 또는 상세한 설명에 기재된 구성 요소 이외에 다른 것들과 연결될 수 있다. 본문에서 사용된 용어들은 본 개시의 기능들을 고려하여 정의된 용어들이며, 특정 기능에 한정되지 않는다. 용어들의 정의는 상세한 설명에 기재된 사항을 기반으로 결정될 수 있다.
상세한 설명에서 사용되는 드라이버(driver) 또는 블록(block) 등의 용어를 참조하여 설명되는 구성 요소들은 소프트웨어, 또는 하드웨어, 또는 그것들의 조합의 형태로 구현될 수 있다. 예시적으로, 소프트웨어는 기계 코드, 펌웨어, 임베디드 코드, 및 어플리케이션 소프트웨어일 수 있다. 예를 들어, 하드웨어는 전기 회로, 전자 회로, 프로세서, 컴퓨터, 집적 회로 코어들, 압력 센서, 관성 센서, 멤즈(Micro Electro Mechanical System; MEMS), 수동 소자, 또는 그것들의 조합을 포함할 수 있다.
도 1은 본 개시의 실시 예에 따른 이미지 센서 장치를 보여주는 블록도이다. 도 1을 참조하면, 이미지 센서 장치(1000)는 픽셀 어레이(1100; pixel array), 디코더(1200; decoder), 아날로그-디지털 컨버터(1300; analog-digital converter), 전압 홀더(1400; voltage holder), 입출력 회로(1500; I/O circuit), 및 센서 컨트롤러(1600; sensor controller)를 포함할 수 있다.
픽셀 어레이(1100)는 행 방향 및 열 방향으로 정렬된 복수의 이미지 픽셀들을 포함할 수 있다. 복수의 이미지 픽셀들 각각은 디코더(1200)의 제어에 응답하여, 픽셀 출력 전압을 생성할 수 있다. 예를 들어, 복수의 이미지 픽셀들 각각은 리셋 전압 또는 데이터 전압을 생성할 수 있다. 복수의 이미지 픽셀들 각각은 생성된 픽셀 출력 전압을 데이터 라인들(DL)을 통해 출력할 수 있다.
디코더(1200)는 복수의 신호 라인들을 통해 픽셀 어레이(1100)와 연결될 수 있다. 디코더(1200)는 복수의 신호 라인들을 통해, 복수의 이미지 픽셀들 각각으로 전송 신호(TX), 리셋 신호(RX), 및 선택 신호(SEL)를 제공할 수 있다.
아날로그-디지털 컨버터(1300)는 데이터 라인들(DL)을 통해 픽셀 어레이(110)와 연결될 수 있다. 아날로그-디지털 컨버터(1300)는 데이터 라인들(DL)로부터 픽셀 출력 전압(예를 들어, 아날로그 전압)를 수신할 수 있다. 아날로그-디지털 컨버터(1300)는 수신된 픽셀 출력 전압을 샘플링하여 디지털 신호로 변환시킬 수 있다. 예를 들어, 아날로그-디지털 컨버터(1300)는 리셋 전압 및 데이터 전압에 대한 샘플링 동작을 각각 수행하고, 각 샘플링 동작들의 결과 값들의 차이를 픽셀 값(즉, 디지털 신호)으로서 출력할 수 있다.
전압 홀더(1400)는 복수의 전압 홀드 회로들을 포함할 수 있다. 전압 홀드 회로들 각각은 데이터 라인들(DL)과 연결될 수 있다. 복수의 전압 홀드 회로들 각각은 센서 컨트롤러(1600)의 제어에 따라 홀드 전압을 생성하여 데이터 라인(DL)으로 제공할 수 있다. 이 경우, 홀드 전압은 데이터 라인(DL)의 전압 레벨을 특정 레벨로 유지시키는데 사용될 수 있다. 예를 들어, 전압 홀드 회로가 홀드 전압을 출력하는 시구간은, 이미지 픽셀로부터 아날로그-디지털 컨버터(1300)로 픽셀 출력 전압이 송신되지 않는 시구간일 수 있다.
일 실시 예에서, 홀드 전압은 이미지 픽셀로부터 아날로그-디지털 컨버터(1300)로 송신되는 픽셀 출력 전압에 기초하여 생성될 수 있다. 전압 홀드 회로 및 홀드 전압은 이하의 도면들을 참조하여 보다 상세하게 설명된다.
입출력 회로(1500)는 아날로그-디지털 컨버터(1300)로부터 디지털 신호를 수신할 수 있다. 입출력 회로(1500)는 수신된 디지털 신호들을 조합하여 최종 이미지 데이터(IMG)를 출력할 수 있다.
센서 컨트롤러(1600)는 이미지 센서 장치(1000)의 제반 동작을 제어할 수 있다. 예를 들어, 센서 컨트롤러(1600)는 픽셀 어레이(1100), 디코더(1200), 아날로그-디지털 컨버터(1300), 전압 홀더(1400), 및 입출력 회로(1500)를 제어하여 이미지 데이터(IMG)를 생성할 수 있다.
일 실시 예에서, 이미지 센서 장치(1000)는 제1 반도체 회로 기판 및 제2 반도체 회로 기판의 결합으로 구현될 수 있다. 예를 들어, 제2 반도체 회로 기판은 제1 반도체 회로 기판의 하부 또는 후면에 결합될 수 있다. 제1 반도체 회로 기판은 픽셀 어레이(1100)를 포함할 수 있다. 제2 반도체 회로 기판은 디코더(1200), 아날로그-디지털 컨버터(1300), 전압 홀더(1400), 입출력 회로(1500), 및 센서 컨트롤러(1600)를 포함할 수 있다.
일 실시 예에서, 제1 반도체 회로 기판은 제2 반도체 회로 기판과 서로 다른 공정을 통해 생산될 수 있다.
도 2는 도 1의 이미지 센서 장치의 일부 구성을 보다 상세하게 보여주는 블록도이다. 도면의 간결성 및 설명의 편의를 위하여, 이미지 센서 장치(1000)의 일부 구성이 도시되나, 본 발명의 범위가 이에 한정되는 것은 아니다. 또한, 픽셀 어레이(1100)의 복수의 이미지 픽셀들(PX)은 제1 내지 제4 행들 및 제1 내지 제4 열들을 따라 배열된 것으로 도시되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 픽셀 어레이(1100)의 복수의 이미지 픽셀들(PX)은 행 방향 또는 열 방향으로 확장될 수 있으며, 이에 따라, 이미지 픽셀들이 픽셀 어레이(1100)에 더 포함될 수 있다.
일 실시 예에서, 픽셀 어레이(1100)는 다양한 형태의 컬러 필터 어레이를 포함할 수 있다. 예를 들어, 픽셀 어레이(1100)는 복수의 이미지 픽셀들 각각이 미리 정해진 컬러에 대응하는 광 신호를 수신할 수 있도록 구성된 컬러 필터 어레이를 포함할 수 있다.
일 실시 예에서, 컬러 필터 어레이는 베이어 패턴(Bayer Pattern), RGBE 패턴, CYYM 패턴, CYGM 패턴, BGBW 베이어 패턴, BGBW 패턴, Tetra 패턴 등과 같은 다양한 컬러 필터 어레이 패턴들 중 적어도 하나를 포함할 수 있다.
계속해서 도 1 및 도 2를 참조하면, 이미지 센서 장치(1000)는 픽셀 어레이(1100), 전압 홀더(1400), 및 아날로그-디지털 컨버터(1300)를 포함할 수 있다. 픽셀 어레이(1100)는 복수의 이미지 픽셀들(PX)을 포함할 수 있다. 복수의 이미지 픽셀들(PX) 중 제1 열에 위치한 이미지 픽셀들은 제1 데이터 라인(DLa)과 연결될 수 있고, 제2 열에 위치한 이미지 픽셀들은 제2 데이터 라인(DLb)과 연결될 수 있고, 제3 열에 위치한 이미지 픽셀들은 제3 데이터 라인(DLc)과 연결될 수 있고, 제4 열에 위치한 이미지 픽셀들은 제4 데이터 라인(DLd)과 연결될 수 있다.
복수의 이미지 픽셀들(PX)은 제1 내지 제4 픽셀 출력 전압들(PIXOUTa~PIXOUTd)을 생성할 수 있다. 예를 들어, 복수의 이미지 픽셀들(PX) 중 제1 데이터 라인(DLa)과 연결된 이미지 픽셀들은 제1 픽셀 출력 전압들(PIXOUTa)을 생성할 수 있고, 제2 데이터 라인(DLb)과 연결된 이미지 픽셀들은 제2 픽셀 출력 전압들(PIXOUTb)을 생성할 수 있고, 제3 데이터 라인(DLc)과 연결된 이미지 픽셀들은 제3 픽셀 출력 전압들(PIXOUTc)을 생성할 수 있고, 제4 데이터 라인(DLd)과 연결된 이미지 픽셀들은 제4 픽셀 출력 전압들(PIXOUTd)을 생성할 수 있다.
복수의 이미지 픽셀들(PX)은 선택 신호(SEL)의 제어에 응답하여, 제1 내지 제4 데이터 라인들(DLa~DLd)을 통해 제1 내지 제4 픽셀 출력 전압들(PIXOUTa~PIXOUTd)을 출력할 수 있다.
일 실시 예에서, 제1 내지 제4 픽셀 출력 전압들(PIXOUTa~PIXOUTd) 각각은 대응되는 이미지 픽셀의 리셋 동작(reset operation)을 통해 생성된 리셋 전압(reset voltage), 또는 광 집적 동작(light integration operation)을 통해 생성된 데이터 전압(data voltage)일 수 있다.
제1 내지 제4 데이터 라인들(DLa~DLd)에는 제1 내지 제4 전류원들(CSa~CSd)이 각각 연결될 수 있다. 제1 내지 제4 전류원들(CSa~CSd) 각각은 제1 지 제4 데이터 라인들(DLa~DLd) 각각의 전압을 특정한 레벨로 유지하는데 사용될 수 있다.
일 실시 예에서, 제1 내지 제4 데이터 라인들(DLa~DLd) 각각을 통해 제1 내지 제4 픽셀 출력 전압들(PIXOUTa~PIXOUTd)이 전달되지 않는 시구간이 존재할 수 있다. 예를 들어, 제1 데이터 라인(DLa)은 제1 시구간 동안 제1 픽셀 출력 전압들(PIXOUTa)을 출력할 수 있고, 제2 시구간 동안 제1 픽셀 출력 전압들(PIXOUTa)을 출력하지 않을 수 있다. 이 경우, 제2 시구간 동안 제1 데이터 라인(DLa)이 플로팅(floating)될 수 있다. 이와 마찬가지로, 제1 내지 제4 데이터 라인들(DLa~DLd) 각각이 플로팅 되는 시구간이 존재할 수 있다. 또한, 제1 내지 제4 전류원들(CSa~CSd)에 의해, 제1 내지 제4 데이터 라인들(DLa~DLd) 각각에 존재하는 전하가 빠르게 방전될 수 있다. 결과적으로, 제1 내지 제4 데이터 라인들(DLa~DLd)가 플로팅 됨으로써, 인접한 다른 회로와의 의도되지 않은 상호 작용(예를 들어, 커플링(coupling) 등)이 발생할 확률이 증가할 수 있다.
전압 홀더(1400)는 제1 내지 제4 전압 홀드 회로들(1410a~1410d)을 포함할 수 있다. 제1 내지 제4 전압 홀드 회로들(1410a~1410d)은 제1 내지 제4 데이터 라인들(DLa~DLd)과 각각 연결될 수 있다. 제1 내지 제4 전압 홀드 회로들(1410a~1410d) 각각은, 연결된 데이터 라인이 플로팅 되지 않도록 제어하기 위해 사용될 수 있다. 예를 들어, 제1 내지 제4 전압 홀드 회로들(1410a~1410d) 각각은, 연결된 데이터 라인이 픽셀 출력 전압을 전달하지 않는 시구간 동안, 홀드 전압을 출력하도록 구성될 수 있다. 전압 홀드 회로(1410)가 홀드 전압을 생성하는 방식은 이하의 도면들을 참조하여 보다 상세하게 설명된다.
아날로그-디지털 컨버터(1300)는 제1 내지 제4 데이터 라인들(DLa~DLd)과 연결될 수 있다. 아날로그-디지털 컨버터(1300)는 제1 내지 제4 데이터 라인들(DLa~DLd) 각각으로부터 제1 내지 제4 픽셀 출력 전압들(PIXOUTa~PIXOUTd)을 수신할 수 있다. 아날로그-디지털 컨버터(1300)는 수신된 제1 내지 제4 픽셀 출력 전압들(PIXOUTa~PIXOUTd)을 샘플링하여 디지털 신호를 생성할 수 있다.
도 3a 내지 도 3b는 도 2의 이미지 픽셀의 구성을 보여주는 회로도이다. 이하에서는 도 3a를 참조하여, 4TR-1PD(4-transistor, 1-photodiode) 구조의 이미지 픽셀이 설명되고, 도 3b를 참조하여, 5TR-2PD(5-transistor, 2-photodiode) 구조의 이미지 픽셀이 설명된다. 그러나, 본 개시의 범위가 이에 한정되는 것은 아니며, 픽셀 어레이(1100)에 포함된 이미지 픽셀들은 다양한 다른 형태로 구현될 수 있다.
도 1 및 도 3a를 참조하면, 이미지 픽셀(PX1)은 디코더(1200)로부터 수신된 리셋 신호(RX), 전송 신호(TX), 및 선택 신호(SEL)에 응답하여, 데이터 라인(DL)을 통해 픽셀 출력 전압(PIXOUT)을 출력할 수 있다.
예를 들어, 이미지 픽셀(PX1)은 포토 다이오드(PD), 전송 게이트(TG), 리셋 게이트(RG), 드라이브 트랜지스터(DT), 및 선택 게이트(SG)를 포함할 수 있다.
포토 다이오드(PD)는 외부로부터 수신된 광 신호에 응답하여, 전하를 충전하도록 구성될 수 있다.
전송 게이트(TG)는 포토 다이오드(PD) 및 부유 확산 노드(FD; floating diffusion node) 사이에 연결될 수 있다. 전송 게이트(TG)는 디코더(1200)로부터의 전송 신호(TX)에 응답하여 동작할 수 있다. 예를 들어, 전송 게이트(TG)는 로직 하이인 전송 신호(TX)에 응답하여 턴-온될 수 있다. 이 경우, 포토 다이오드(PD)로부터 부유 확산 노드(FD)로 전하가 이동할 수 있다. 따라서, 부유 확산 노드(FD)의 전압이 낮아질 수 있다.
리셋 게이트(RG)는 전원 전압 및 부유 확산 노드(FD) 사이에 연결될 수 있다. 리셋 게이트(RG)는 디코더(1200)로부터의 리셋 신호(RX)에 응답하여 동작할 수 있다. 예를 들어, 리셋 게이트(RG)는 로직 하이인 리셋 신호(RX)에 응답하여 턴-온될 수 있다. 이 경우, 부유 확산 노드(FD)가 전원 전압으로 충전될 수 있다.
드라이브 트랜지스터(DT)는 전원 전압 및 제0 노드(N0) 사이에 연결될 수 있다. 드라이브 트랜지스터(DT)는 부유 확산 노드(FD)의 전압에 응답하여 동작할 수 있다. 예를 들어, 드라이브 트랜지스터(DT)의 게이트 단자는 부유 확산 노드(FD)와 연결될 수 있다. 이 경우, 드라이브 트랜지스터(DT)는 부유 확산 노드(FD)의 전압 변화량에 대응하는 전압을 제0 노드(N0)를 통해 선택 게이트(SG)로 전달하도록 구성될 수 있다. 즉, 드라이브 트랜지스터(DT)는 입력 단자가 부유 확산 노드(FD)와 연결된 소스 팔로워(source follower)로써 동작할 수 있다.
일 실시 예에서, 드라이브 트랜지스터(DT)와 연결된 전원 전압은 리셋 게이트(RG)와 연결된 전원 전압과 같을 수 있다. 예를 들어, 드라이브 트랜지스터(DT) 및 리셋 게이트(RG)에 연결된 전원 전압은 픽셀 어레이 전원 전압으로 지칭될 수 있다. 그러나 본 개시의 범위는 이에 한정되지 않고, 드라이브 트랜지스터(DT) 및 리셋 게이트(RG)에 연결된 전원 전압들은 서로 같거나 다른 크기일 수 있다.
일 실시 예에서, 부유 확산 노드(FD)를 전원 전압으로 충전하는 동작은 리셋(reset) 동작으로 지칭될 수 있다. 포토 다이오드(PD)로부터 전하를 수신하여, 부유 확산 노드(FD)의 전압을 감소시키는 동작은 광 집적(light integration) 동작으로 지칭될 수 있다.
일 실시 예에서, 리셋 동작을 통해 전원 전압으로 충전된 부유 확산 노드(FD)의 전압에 기초하여 드라이브 트랜지스터(DT)가 출력하는 전압은 리셋 전압으로 지칭될 수 있다. 광 집적 동작을 통해 감소된 부유 확산 노드(FD)의 전압에 기초하여 드라이브 트랜지스터(DT)가 출력하는 전압은 데이터 전압으로 지칭될 수 있다.
선택 게이트(SG)는 제0 노드(N0) 및 데이터 라인(DL) 사이에 연결될 수 있다. 선택 게이트(SG)는 디코더(1200)로부터의 선택 신호(SEL)에 응답하여 동작할 수 있다. 예를 들어, 선택 게이트(SG)는 로직 하이의 선택 신호(SEL)에 응답하여, 드라이브 트랜지스터(DT)로부터의 신호(즉, 부유 확산 노드(FD)의 전압 변화량에 대응하는 전압)를 데이터 라인(DL)으로 전달할 수 있다.
일 실시 예에서, 데이터 라인(DL)은 홀드 전압(VHOLD)를 제공 받을 수 있다. 예를 들어, 데이터 라인(DL)은 선택 신호(SEL)가 로직 로우인 시구간에서, 전압 홀드 회로(1410)로부터 홀드 전압(VHOLD)를 제공받을 수 있다.
도 1 및 도 3b를 참조하면, 이미지 픽셀(PX2)은 디코더(1200)로부터 수신된 리셋 신호(RX), 제1 및 제2 전송 신호(TX1, TX2), 및 선택 신호(SEL)에 응답하여, 데이터 라인(DL)을 통해 픽셀 출력 전압(PIXOUT)을 출력할 수 있다.
이미지 픽셀(PX2)은 제1 및 제2 포토 다이오드(PD1, PD2), 제1 및 제2 전송 게이트(TG1, TG2), 리셋 게이트(RG), 드라이브 트랜지스터(DT), 및 선택 게이트(SG)를 포함할 수 있다.
이미지 픽셀(PX2)의 리셋 게이트(RG), 드라이브 트랜지스터(DT), 및 선택 게이트(SG)의 동작은 도 3a를 참조하여 설명된 이미지 픽셀(PX1)의 동작과 유사하므로 상세한 설명은 생략된다. 이하에서는 이미지 픽셀(PX2) 및 이미지 픽셀(PX1)의 차이점이 중점적으로 설명된다.
제1 전송 게이트(TG1)는 제1 포토 다이오드(PD1) 및 부유 확산 노드(FD) 사이에 연결될 수 있고, 제2 전송 게이트(TG2)는 제2 포토 다이오드(PD2) 및 부유 확산 노드(FD) 사이에 연결될 수 있다. 제1 전송 게이트(TG1)는 제1 전송 신호(TX1)에 응답하여 동작할 수 있고, 제2 전송 게이트(TG2)는 제2 전송 신호(TX2)에 응답하여 동작할 수 있다. 예를 들어, 제1 전송 게이트(TG1)는 로직 하이인 제1 전송 신호(TX1)에 응답하여 턴-온될 수 있고, 제2 전송 게이트(TG2)는 로직 하이인 제2 전송 신호(TX2)에 응답하여 턴-온될 수 있다. 이 경우, 제1 및 제2 전송 신호들(TX1, TX2)각각에 응답하여, 제1 및 제2 포토 다이오드(PD1, PD2)로부터 부유 확산 노드(FD)로 전하가 각각 이동될 수 있다.
일 실시 예에서, 제1 전송 신호(TX1), 제2 전송 신호(TX2), 및/또는 그것들의 조합이 차례로 로직 하이가 될 수 있다. 예를 들어, 제1 전송 신호(TX1)가 로직 하이가 된 후, 제2 전송 신호(TX2)가 로직 하이가 될 수 있다. 또는, 제1 전송 신호(TX1)가 로직 하이가 된 후, 제1 및 제2 전송 신호(TX2)가 모두 로직 하이가 될 수 있다. 이하에서는 보다 간결한 설명을 위해, 제1 전송 신호(TX1)가 로직 하이가 된 후, 제2 전송 신호(TX2)가 로직 하이가 되는 실시 예가 대표적으로 설명된다. 그러나 본 개시의 범위는 이에 한정되지 않고, 제1 전송 신호(TX1), 제2 전송 신호(TX2), 및/또는 그것들의 조합이 차례로 로직 하이가 되는 실시 예를 포함할 수 있다.
일 실시 예에서, 데이터 라인(DL)은 홀드 전압(VHOLD)를 제공 받을 수 있다. 예를 들어, 데이터 라인(DL)은 선택 신호(SEL)가 로직 로우인 시구간에서, 전압 홀드 회로(1410)로부터 홀드 전압(VHOLD)를 제공받을 수 있다.
도 4는 도 2의 전압 홀드 회로를 보여주는 회로도이다. 도 1 내지 도 4를 참조하면, 전압 홀드 회로(141)는 제1 내지 제3 홀드 게이트들(HG1, HG2, HG3)을 포함할 수 있다. 제1 내지 제3 홀드 게이트들(HG1, HG2, HG3) 각각은 전원 전압 및 데이터 라인(DL) 사이에 연결될 수 있다. 제1 내지 제3 홀드 게이트들(HG1, HG2, HG3)은 제1 내지 제3 인가 신호들(EN1, EN2, EN3)를 각각 수신할 수 있다. 제1 내지 제3 홀드 게이트들(HG1, HG2, HG3)은 제1 내지 제3 인가 신호들(EN1, EN2, EN3)에 응답하여 데이터 라인(DL)으로 홀드 전압(VHOLD0)을 제공할 수 있다.
일 실시 예에서, 제1 내지 제3 인가 신호(EN1, EN2, EN3)는 센서 컨트롤러(1600)로부터 제공될 수 있다.
일 실시 예에서, 홀드 전압(VHOLD0)의 크기는 리셋 전압의 크기와 동일하도록 구현될 수 있다. 이하에서는 전압 홀드 회로(141)가 홀드 전압(VHOLD0)을 제공하는 경우(예를 들어, 홀드 전압(VHOLD0)의 크기가 리셋 전압의 크기와 동일한 경우)의 데이터 라인 전압(VDL)이 상세하게 설명된다. 보다 간결한 설명을 위해, 홀드 전압(VHOLD0)의 크기는, 리셋 전압의 크기, 또는 로직 로우로만 구분되는 것으로 가정된다.
도 5a 내지 도 5b는 도 4의 전압 홀드 회로의 동작을 설명하기 위한 타이밍도이다. 이하에서는 이미지 픽셀(PX1)과 전압 홀드 회로(141)의 동작, 및 데이터 라인 전압(VDL)이 도 2, 도 3a, 도 4, 및 도 5a를 참조하여 설명되고, 이미지 픽셀(PX2)과 전압 홀드 회로(141)의 동작, 및 데이터 라인 전압(VDL)이 도 2, 도 3b, 도 4, 및 도 5b를 참조하여 설명된다.
먼저 도 2, 도 3a, 도 4, 및 도 5a를 참조하면, 제0 시구간(T0)에서 이미지 픽셀(PX1)에 대해 리셋 동작이 수행될 수 있다. 예를 들어, 제0 시구간(T0)에서, 리셋 신호(RX)가 로직 하이가 될 수 있고, 선택 신호(SEL)가 로직 로우가 될 수 있다. 이 경우, 리셋 신호(RX)에 응답하여 리셋 게이트(RG)가 턴-온 되고, 부유 확산 노드(FD)의 전압(VFD)이 전원 전압으로 충전될 수 있다. 반면, 선택 신호(SEL)에 응답하여 동작하는 선택 게이트(SG)는 턴-오프 될 수 있다. 따라서, 제0 시구간(T0)에서 전압 홀드 회로(141)는 데이터 라인(DL)으로 홀드 전압(VHOLD0)을 제공할 수 있다.
일 실시 예에서, 제0 시구간(T0)의 데이터 라인 전압(VDL)의 크기는 홀드 전압(VHOLD0)의 크기와 동일할 수 있다. 따라서, 제0 시구간(T0)의 데이터 라인 전압(VDL)의 크기는, 리셋 전압의 크기일 수 있다.
이후의 제1 시구간(T1)에서, 아날로그-디지털 컨버터(1300)는 리셋 전압을 수신하여 리셋 샘플링 동작을 수행할 수 있다. 예를 들어, 제1 시구간(T1)에서 리셋 신호(RX)가 로직 로우가 되고, 선택 신호(SEL)가 로직 하이가 될 수 있다. 이미지 픽셀(PX1)은 로직 하이인 선택 신호(SEL)에 응답하여, 리셋 전압을 데이터 라인(DL)을 통해 출력할 수 있다. 이 경우, 전압 홀드 회로(141)는 데이터 라인(DL)으로 홀드 전압(VHOLD0)을 제공하지 않을 수 있다. 이에 따라, 제1 시구간(T1)에서 데이터 라인 전압(VDL)의 크기는 리셋 전압의 크기와 동일할 수 있다.
이후의 제2 시구간(T2)에서, 이미지 픽셀(PX1)에 대한 광 집적 동작이 수행될 수 있다. 예를 들어, 제2 시구간(T2)에서, 전송 신호(TX)가 로직 하이가 될 수 있고, 선택 신호(SEL)가 로직 로우가 될 수 있다. 로직 하이인 전송 신호(TX)에 응답하여, 부유 확산 노드 전압(VFD)이 감소될 수 있다. 로직 로우인 선택 신호(SEL)에 응답하여, 선택 게이트(SG)가 턴-오프 될 수 있다. 이 경우, 전압 홀드 회로(141)는 데이터 라인(DL)으로 홀드 전압(VHOLD0)을 제공할 수 있다.
일 실시 예에서, 전압 홀드 회로(141)는 데이터 라인(DL)으로 제0 시구간(T0)및 제2 시구간(T2)에서 동일한 크기의 홀드 전압(VHOLD0)을 제공할 수 있다.
이후의 제3 시구간(T3)에서, 아날로그-디지털 컨버터(1300)는 데이터 전압을 수신하여 데이터 샘플링 동작을 수행할 수 있다. 예를 들어, 제3 시구간(T3)에서 전송 신호(TX)가 로직 로우가 되고, 선택 신호(SEL)가 로직 하이가 될 수 있다. 이 경우, 이미지 픽셀(PX1)은 로직 하이인 선택 신호(SEL)에 응답하여, 데이터 전압을 데이터 라인(DL)을 통해 출력할 수 있다. 이 경우 전압 홀드 회로(141)는 데이터 라인(DL)으로 홀드 전압(VHOLD0)을 제공하지 않을 수 있다. 이에 따라, 제3 시구간(T3)에서 데이터 라인 전압(VDL)의 크기는 데이터 전압의 크기와 동일할 수 있다.
일 실시 예에서, 제2 시구간(T2)에서 제3 시구간(T3)으로의 천이가 일어나는 경우, 데이터 라인 전압(VDL)의 변화에 대한 안정화 시간(settle time)이 필요할 수 있다. 예를 들어, 안정화 시간은 홀드 전압(VHOLD0)에서 데이터 전압으로 데이터 라인 전압(VDL)이 천이하여 안정화되기 위해 필요한 시간일 수 있다. 안정화 시간은 천이가 일어나는 시점 전후의 전압으로 데이터 라인 전압(VDL) 차이에 의해 결정될 수 있다. 안정화 시간이 길어질 경우 도 1의 아날로그-디지털 컨버터(1300)의 동작 속도가 감소할 수 있고, 이에 따라 이미지 센서 장치의 성능이 저하될 수 있다.
계속해서 도 2, 도 3b, 도 4, 및 도 5b를 참조하면, 제0 시구간(T0)에서 이미지 픽셀(PX2)에 대해 리셋 동작이 수행될 수 있다. 이후의 제1 시구간(T1)에서, 아날로그-디지털 컨버터(1300)는 리셋 전압을 수신하여 리셋 샘플링 동작을 수행할 수 있다. 제0 내지 제1 시구간(T0~T1)에서의 이미지 픽셀(PX2)과 전압 홀드 회로(141)의 동작, 및 데이터 라인 전압(VDL)은 앞서 도 5a의 제0 내지 제1 시구간(T0~T1)을 참조하여 설명된 바와 유사하므로 상세한 설명은 생략된다.
이후의 제2 시구간(T2)에서, 이미지 픽셀(PX2)에 대한 제1 광 집적 동작이 수행될 수 있다. 예를 들어, 제2 시구간(T2)에서, 제1 전송 신호(TX1)가 로직 하이가 될 수 있고, 선택 신호(SEL)가 로직 로우가 될 수 있다. 이 경우, 부유 확산 노드(FD)의 전압(VFD)이 감소될 수 있다. 반면, 선택 게이트(SG)는 턴-오프 될 수 있다. 따라서, 제2 시구간(T2)에서 전압 홀드 회로(141)는 데이터 라인(DL)으로 홀드 전압(VHOLD0)을 제공할 수 있다.
이후의 제3 시구간(T3)에서, 아날로그-디지털 컨버터(1300)는 제1 데이터 전압을 수신하여 제1 데이터 샘플링 동작을 수행할 수 있다. 예를 들어, 제1 데이터 전압은, 제1 광 집적 동작을 통해 감소된 부유 확산 노드(FD)의 전압에 기초하여 드라이브 트랜지스터(DT)에 의해 생성된 전압일 수 있다.
제3 시구간(T3)에서 제1 전송 신호(TX1)가 로직 로우가 되고, 선택 신호(SEL)가 로직 하이가 될 수 있다. 이미지 픽셀(PX2)은 로직 하이인 선택 신호(SEL)에 응답하여, 제1 데이터 전압을 데이터 라인(DL)을 통해 출력할 수 있다. 이 경우, 전압 홀드 회로(141)는 데이터 라인(DL)으로 홀드 전압(VHOLD0)을 제공하지 않을 수 있다. 이에 따라, 제3 시구간(T3)에서 데이터 라인 전압(VDL)의 크기는 제1 데이터 전압의 크기와 동일할 수 있다.
이후의 제4 시구간(T4)에서, 이미지 픽셀(PX2)에 대한 제2 광 집적 동작이 수행될 수 있다. 예를 들어, 제4 시구간(T4)에서, 제2 전송 신호(TX2)가 로직 하이가 될 수 있고, 선택 신호(SEL)가 로직 로우가 될 수 있다. 이 경우, 로직 하이인 제2 전송 신호(TX2)에 응답하여, 부유 확산 노드(FD)의 전압(VFD)이 더 감소할 수 있다. 로직 로우인 선택 신호(SEL)에 응답하여, 선택 게이트가 턴-오프 될 수 있다. 이 경우, 전압 홀드 회로(141)는 데이터 라인(DL)으로 홀드 전압(VHOLD0)을 제공할 수 있다.
일 실시 예에서, 전압 홀드 회로(141)는 데이터 라인(DL)으로 제0 시구간(T0), 제2 시구간(T2), 및 제4 시구간(T4)에서 동일한 크기의 홀드 전압(VHOLD0)을 제공할 수 있다.
이후의 제5 시구간(T5)에서, 아날로그-디지털 컨버터(1300)는 제2 데이터 전압을 수신하여 제2 데이터 샘플링 동작을 수행할 수 있다. 예를 들어, 제2 데이터 전압은 제2 광 집적 동작을 통해 더 감소된 부유 확산 노드(FD)의 전압에 기초하여 드라이브 트랜지스터(DT)에 의해 생성된 전압일 수 있다.
제5 시구간(T5)에서 제2 전송 신호(TX2)가 로직 로우가 되고, 선택 신호(SEL)가 로직 하이가 될 수 있다. 이 경우, 이미지 픽셀(PX2)은 로직 하이인 선택 신호(SEL)에 응답하여, 제2 데이터 전압을 데이터 라인(DL)을 통해 출력할 수 있다. 이 경우 전압 홀드 회로(141)는 데이터 라인(DL)으로 홀드 전압(VHOLD0)를 제공하지 않을 수 있다. 이에 따라, 제5 시구간(T5)에서 데이터 라인 전압(VDL)의 크기는 제2 데이터 전압의 크기와 동일할 수 있다.
일 실시 예에서, 제2 시구간(T2)에서 제3 시구간(T3)로의 천이가 일어나는 경우, 제1 안정화 시간이 요구될 수 있다. 한편, 제4 시구간(T4)에서 제5 시구간(T5)로의 천이가 일어나는 경우, 제2 안정화 시간이 요구될 수 있다. 예를 들어, 제1 안정화 시간은 홀드 전압(VHOLD0)에서 제1 데이터 전압의 크기로 데이터 라인 전압(VDL)이 천이하여 안정화되기 위해 필요한 시간일 수 있다. 제2 안정화 시간은 홀드 전압(VHOLD0)에서 제2 데이터 전압의 크기로 데이터 라인 전압(VDL)이 감소하기 위해 필요한 시간일 수 있다.
일 실시 예에서, 도 1의 아날로그-디지털 컨버터(1300)의 동작 속도가 감소할 수 있고, 이에 따라 안정화 시간이 길어질 경우 이미지 센서 장치의 성능이 저하될 수 있다. 예를 들어, 안정화 시간의 길이는 천이가 일어나는 시점 전후의 전압으로 데이터 라인 전압(VDL) 차이에 의해 결정될 수 있다.
일 실시 예에서, 홀드 전압(VHOLD0) 및 제2 데이터 전압의 차이는 홀드 전압 및 제1 데이터 전압의 차이보다 클 수 있다. 따라서, 제2 안정화 시간의 길이는 제1 안정화 시간의 길이보다 길 수 있다.
일 실시 예에서, 도 2의 픽셀 어레이(1100)는 제1 반도체 회로 기판에 포함될 수 있고, 전압 홀드 회로(141)는 제2 반도체 회로 기판에 포함될 수 있다. 즉, 전압 홀드 회로(141)는 픽셀 어레이(1100)와 다른 공정을 통해 제작될 수 있다. 따라서, 전압 홀드 회로(141)는, 서로 다른 공정을 통해 생산된 픽셀 어레이 전원 전압을 제공하기 어려울 수 있다. 이에 따라, 전압 홀드 회로(141)는 병렬적으로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 전압 홀드 회로(141)는 트랜지스터 강도(transistor strength), 및/또는 유효 임계 전압(effective threshold voltage)의 크기가 서로 다른 복수의 트랜지스터들을 포함하도록 구현될 수 있다.
도 6은 본 개시의 실시 예에 따라 구현된 도 2의 전압 홀드 회로를 보여주는 블록도이다. 도 2, 도 4 및 도 6을 참조하면, 전압 홀드 회로(1410)는 데이터 라인(DL)과 연결될 수 있다.
전압 홀드 회로(1410)는 데이터 라인(DL)의 전압 레벨을 감지할 수 있다. 예를 들어, 전압 홀드 회로(1410)는 데이터 라인(DL)으로부터 데이터 라인 전압(VDL)을 수신할 수 있다.
전압 홀드 회로(1410)는 감지된 데이터 라인(DL)의 전압 레벨에 기초하여 홀드 전압을 생성할 수 있다. 예를 들어, 전압 홀드 회로(1410)는 수신된 데이터 라인 전압(VDL)에 기초하여, 홀드 전압(VHOLD)를 생성할 수 있다.
전압 홀드 회로(1410)는 데이터 라인(DL)으로 생성된 홀드 전압(VHOLD)을 제공할 수 있다.
일 실시 예에서, 전압 홀드 회로(1410)는 도 4의 전압 홀드 회로(141)와 달리, 데이터 라인(DL)로부터 데이터 라인 전압(VDL)을 수신하도록 구성될 수 있다. 예를 들어, 전압 홀드 회로(1410)는 데이터 라인(DL)을 통해, 아날로그-디지털 컨버터(1300)가 수신하는 데이터 라인 전압(VDL)을 함께 수신할 수 있다.
일 실시 예에서, 전압 홀드 회로(1410)가 데이터 라인 전압(VDL)을 수신하는 시구간은, 전압 홀드 회로(1410)가 홀드 전압(VHOLD)을 데이터 라인(DL)으로 제공하는 시구간과 다를 수 있다.
전압 홀드 회로(1410)는 데이터 라인 전압(VDL)을 수신하는 동안, 데이터 라인 전압(VDL)에 기초하여 전압(예를 들어, 제1 전압)을 저장할 수 있다. 전압 홀드 회로(1410)는 저장된 전압(예를 들어, 제1 전압)에 기초하여 홀드 전압(VHOLD)를 생성할 수 있다.
도 7은 도 6의 전압 홀드 회로를 보다 상세하게 보여주는 회로도이다. 도 7을 참조하면, 전압 홀드 회로(1410)는 커패시터(CAP), 소스 팔로워(SF), 인에이블 스위치(ES), 저장 스위치(SS), 및 초기화(initialize) 스위치(IS)를 포함할 수 있다. 전압 홀드 회로(1410)는 초기화 신호(IX), 저장 신호(SX), 및 인에이블 신호(EX)를 수신할 수 있다. 일 실시 예에서, 초기화 신호(IX), 저장 신호(SX), 및 인에이블 신호(EX) 각각은 도 1의 센서 컨트롤러(1600)로부터 제공될 수 있다.
커패시터(CAP)는 제1 노드(N1) 및 제2 노드(N2) 사이에 연결될 수 있다. 커패시터(CAP)는 데이터 라인 전압(VDL)에 기초하여 전압을 저장할 수 있다.
소스 팔로워(SF)는 전원 전압 및 제3 노드(N3) 사이에 연결될 수 있다. 소스 팔로워(SF)는 제1 노드(N1)의 전압에 응답하여 동작할 수 있다. 예를 들어, 소스 팔로워(SF)는 제1 노드(N1)의 전압 변화량에 대응하는 전압을 제3 노드(N3)로 전달하도록 구성될 수 있다.
인에이블 스위치(ES)는 제3 노드(N3) 및 데이터 라인(DL) 사이에 연결될 수 있다. 인에이블 스위치(ES)는 인에이블 신호(EX)에 응답하여 동작 할 수 있다. 예를 들어, 인에이블 스위치(ES)는 로직 하이의 인에이블 신호(EX)에 응답하여, 제3 노드(N3)의 전압(즉, 홀드 전압(VHOLD))을 데이터 라인(DL)으로 제공할 수 있다.
저장 스위치(SS)는 제2 노드(N2) 및 데이터 라인(DL) 사이에 연결될 수 있다. 저장 스위치(SS)는 저장 신호(SX)에 응답하여 동작할 수 있다. 예를 들어, 저장 스위치(SS)는 로직 하이의 저장 신호(SX)에 응답하여, 데이터 라인 전압(VDL)을 커패시터(CAP)로 전달할 수 있다.
일 실시 예에서, 도 7에 도시된 바와 달리, 저장 스위치(SS)는 트랜스미션 게이트 스위치(transmission gate switch)로 구현될 수 있다.
초기화 스위치(IS)는 초기화 전압(VDDI) 및 제1 노드(N1) 사이에 연결될 수 있다. 초기화 스위치(IS)는 초기화 신호(IX)에 응답하여 동작할 수 있다. 예를 들어, 초기화 스위치(IS)는 로직 하이의 초기화 신호(IX)에 응답하여, 초기화 전압(VDDI)을 제1 노드(N1)로 제공할 수 있다.
일 실시 예에서, 초기화 전압(VDDI)은 소스 팔로워(SF)와 연결된 전원 전압과 다를 수 있다. 그러나 본 개시의 범위는 이에 한정되지 않고, 초기화 전압(VDDI)은 소스 팔로워(SF)와 연결된 전원 전압과 동일할 수 있다.
일 실시 예에서, 소스 팔로워(SF)와 연결된 전원 전압, 및 초기화 전압(VDDI)은 픽셀 어레이 전원 전압과 다를 수 있다.
일 실시 예에서, 인에이블 스위치(ES), 저장 스위치(SS), 및 초기화 스위치(IS) 각각은 트랜지스터로 구현될 수 있다. 예를 들어, 인에이블 스위치(ES), 저장 스위치(SS), 및 초기화 스위치(IS) 각각은 BJT(bipolar junction transistor), FET(field effect transistor)등의 트랜지스터로 구현될 수 있다. 본 개시에서는 간결한 설명을 위해, 인에이블 스위치(ES), 저장 스위치(SS), 및 초기화 스위치(IS) 각각이 NMOS 트랜지스터(N-channel metal-oxide-semiconductor field-effect transistor)로 구현된 실시 예가 주로 설명된다. 그러나 본 개시의 범위는 이에 제한되지 않고, 인에이블 스위치(ES), 저장 스위치(SS), 및 초기화 스위치(IS) 중 적어도 하나 이상은 PMOS 트랜지스터(p-channel metal-oxide-semiconductor field-effect transistor)로 구현되거나 트랜스미션 게이트 스위치(transmission gate switch)로 구현될 수 있다.
초기화 신호(IX), 저장 신호(SX), 및 인에이블 신호(EX)에 응답하는 전압 홀드 회로(1410)의 동작은 이하의 도면들을 참조하여 보다 상세하게 설명된다.
도 8은 도 2의 픽셀 및 전압 홀드 회로의 구성을 보다 상세하게 보여주는 회로도이다. 도 8 및 도 2를 참조하면, 전압 홀드 회로(1410) 및 이미지 픽셀(PX1)은 데이터 라인(DL)과 연결될 수 있다. 전압 홀드 회로(1410)의 동작은 이미지 픽셀(PX1)의 동작 타이밍에 기초하여 결정될 수 있다. 즉, 초기화 신호(IX), 저장 신호(SX), 및 인에이블 신호(EX)는 이미지 픽셀(PX1)이 수신하는 리셋 신호(RX), 전송 신호(TX), 및 선택 신호(SEL)에 기초하여 결정될 수 있다.
도 9는 도 8의 전압 홀드 회로의 동작을 설명하기 위한 타이밍도이다. 도 2, 도 8 및 도 9를 참조하면, 제0 시구간(T0)에서 이미지 픽셀(PX1)에 대한 리셋 동작이 수행될 수 있다. 예를 들어, 제0 시구간(T0)에서, 리셋 신호(RX)가 로직 하이가 될 수 있고, 선택 신호(SEL)가 로직 로우가 될 수 있다. 이 경우, 리셋 신호(RX)에 응답하여 리셋 게이트(RG)가 턴-온 되고, 부유 확산 노드 전압(VFD)이 전원 전압으로 충전될 수 있다. 반면, 선택 신호(SEL)에 응답하여 동작하는 선택 게이트(SG)는 턴-오프 될 수 있다.
제0 시구간(T0)에서 전압 홀드 회로(1410)에 대한 초기화(initialize) 동작이 수행될 수 있다. 예를 들어, 제0 시구간(T0)에서 인에이블 신호(EX), 초기화 신호(IX), 및 저장 신호(SX)가 모두 로직 하이가 될 수 있다.
이후의 제1 시구간(T1)에서, 아날로그-디지털 컨버터(1300)는 리셋 전압을 수신하여 리셋 샘플링 동작을 수행할 수 있다. 예를 들어, 제1 시구간(T1)에서 리셋 신호(RX)가 로직 로우가 되고, 선택 신호(SEL)가 로직 하이가 될 수 있다. 이미지 픽셀(PX1)은 로직 하이인 선택 신호(SEL)에 응답하여 리셋 전압을 데이터 라인(DL)을 통해 출력할 수 있다.
제1 시구간(T1)에서, 전압 홀드 회로(1410)는 데이터 라인(DL)으로부터 리셋 전압을 수신할 수 있다. 예를 들어, 제1 시구간(T1)에서, 초기화 신호(IX)는 로직 로우가 될 수 있고, 저장 신호(SX)는 로직 하이가 될 수 있다. 이 경우, 전압 홀드 회로(1410)는 로직 하이인 저장 신호(SX)에 응답하여 커패시터(CAP)에 전압을 저장할 수 있다. 따라서, 리셋 전압에 기초하여 제1 노드 전압(VN1)이 변화할 수 있다.
제1 시구간(T1)에서, 전압 홀드 회로(1410)는 데이터 라인(DL)으로 홀드 전압(VHOLD)을 제공하지 않을 수 있다. 이에 따라, 제1 시구간(T1)에서, 데이터 라인 전압(VDL)은 리셋 전압의 크기와 동일할 수 있다.
이후의 제2 시구간(T2)에서, 이미지 픽셀(PX1)에 대한 광 집적 동작이 수행될 수 있다. 예를 들어, 제2 시구간(T2)에서, 전송 신호(TX)가 로직 하이가 될 수 있고, 선택 신호(SEL)가 로직 로우가 될 수 있다. 로직 하이인 전송 신호(TX)에 응답하여, 부유 확산 노드 전압(VFD)이 감소될 수 있다. 로직 로우인 선택 신호(SEL)에 응답하여 선택 게이트(SG)는 턴-오프 될 수 있다.
제2 시구간(T2)에서 전압 홀드 회로(1410)는 데이터 라인(DL)으로 홀드 전압(VHOLD)을 제공할 수 있다. 예를 들어, 제2 시구간(T2)에서, 저장 신호(SX)는 로직 로우가 될 수 있고, 인에이블 신호(EX)는 로직 하이가 될 수 있다. 이 경우, 제1 노드 전압(VN1)에 기초하여 소스 팔로워(SF)가 출력하는 전압이 데이터 라인(DL)으로 제공될 수 있다.
이후의 제3 시구간(T3)에서, 아날로그-디지털 컨버터(1300)는 데이터 전압을 수신하여 데이터 샘플링 동작을 수행할 수 있다. 예를 들어, 제3 시구간(T3)에서 전송 신호(TX)가 로직 로우가 되고, 선택 신호(SEL)가 로직 하이가 될 수 있다. 이미지 픽셀(PX1)은 로직 하이인 선택 신호(SEL)에 응답하여 데이터 전압을 데이터 라인(DL)을 통해 출력할 수 있다.
제3 시구간(T3)에서 전압 홀드 회로(1410)는 데이터 라인(DL)으로 홀드 전압(VHOLD)을 제공하지 않을 수 있다. 예를 들어, 제3 시구간(T3)에서 인에이블 신호(EX)는 로직 로우가 될 수 있다. 이에 따라, 제3 시구간(T3)에서 데이터 라인 전압(VDL)의 크기는 데이터 전압의 크기와 동일할 수 있다.
일 실시 예에서, 이미지 픽셀(PX1) 및 전압 홀드 회로(1410)의 동작은 주기적으로 반복될 수 있다. 예를 들어, 제0 내지 제3 시구간(T0~T3)은 하나의 동작 주기에 포함될 수 있다. 즉, 제3 시구간(T3) 이후, 이미지 픽셀(PX1) 및 전압 홀드 회로(1410)는 다음 주기로써 리셋 동작 및 초기화 동작을 각각 수행할 수 있다. 이 경우, 하나의 주기 내에서, 제3 시구간 이후 아날로그-디지털 컨버터(1300)에 의한 샘플링 동작이 수행되지 않을 수 있다. 따라서, 제3 시구간(T3)에서 저장 신호(SX)는 로직 로우가 될 수 있다. 그러나 본 개시의 범위는 이에 한정되지 않고, 픽셀의 구현 방법에 따라 저장 신호(SX)의 로직 레벨이 결정될 수 있다. 픽셀이 5TR-2PD(5-transistor, 2-photodiode) 구조로 구현된 경우의 저장 신호(SX)의 로직 레벨은 이하의 도 10 및 도 11을 참조하여 보다 상세하게 설명된다.
일 실시 예에서, 제2 시구간(T2)의 데이터 라인 전압(VDL)은 제1 시구간(T1)의 데이터 라인 전압(VDL)과 실질적으로 동일하도록 구성될 수 있다. 예를 들어, 제1 노드 전압(VN1)은 제1 시구간(T1) 동안 수신된 리셋 전압에 기초하여 결정될 수 있다. 소스 팔로워(SF)는 제1 노드 전압(VN1)에 기초하여 제2 시구간(T2) 동안 리셋 전압의 크기와 실질적으로 동일한 크기의 홀드 전압(VHOLD)을 출력하도록 구현될 수 있다. 이 경우, 제2 시구간(T2)에서 제3 시구간(T3)으로의 천이가 일어나는 경우, 도 5a와 비교할 때, 천이 전후의 데이터 라인 전압(VDL) 차이가 감소되므로, 안정화 시간이 감소될 수 있다.
도 10은 도 2의 픽셀 및 전압 홀드 회로의 구성을 보다 상세하게 보여주는 회로도이다. 도 10 및 도 2를 참조하면, 전압 홀드 회로(1410) 및 이미지 픽셀(PX2)은 데이터 라인(DL)과 연결될 수 있다. 전압 홀드 회로(1410)의 동작은 이미지 픽셀(PX2)의 동작 타이밍에 기초하여 결정될 수 있다. 즉, 초기화 신호(IX), 저장 신호(SX), 및 인에이블 신호(EX)는 이미지 픽셀(PX2)이 수신하는 리셋 신호(RX), 제1 및 제2 전송 신호(TX1, TX2), 및 선택 신호(SEL)에 기초하여 결정될 수 있다.
도 11은 도 10의 전압 홀드 회로의 동작을 설명하기 위한 타이밍도이다. 도 2, 도 10 및 도 11을 참조하면, 제0 시구간(T0)에서 이미지 픽셀(PX2)에 대한 리셋 동작이 수행되고, 전압 홀드 회로(1410)에 대한 초기화 동작이 수행될 수 있다. 제1 시구간(T1)에서 전압 홀드 회로(1410)는 리셋 전압을 수신할 수 있다.
제0 및 제1 시구간(T0, T1)의 이미지 픽셀(PX2) 및 전압 홀드 회로(1410)의 동작은, 도 8 내지 도 9을 참조하여 설명된 이미지 픽셀(PX1) 및 전압 홀드 회로(1410)의 동작들 각각과 실질적으로 동일하므로 상세한 설명은 생략된다.
이후의 제2 시구간(T2)에서, 이미지 픽셀(PX2)에 대한 제1 광 집적 동작이 수행될 수 있다. 예를 들어, 제2 시구간(T2)에서, 제1 전송 신호(TX1)가 로직 하이가 될 수 있고, 선택 신호(SEL)가 로직 로우가 될 수 있다. 이 경우, 로직 하이인 제1 전송 신호(TX1)에 응답하여 부유 확산 노드 전압(VFD)이 감소될 수 있다. 로직 로우인 선택 신호(SEL)에 응답하여 선택 게이트(SG)는 턴-오프 될 수 있다.
제2 시구간(T2)에서 전압 홀드 회로(1410)는 데이터 라인(DL)으로 홀드 전압(VHOLD)을 제공할 수 있다. 예를 들어, 제2 시구간(T2)에서, 저장 신호(SX)는 로직 로우가 될 수 있고, 인에이블 신호(EX)는 로직 하이가 될 수 있다. 이 경우, 제1 노드 전압(VN1)에 기초하여 소스 팔로워(SF)가 출력하는 전압이 데이터 라인(DL)으로 제공될 수 있다.
이후의 제3 시구간(T3)에서, 아날로그-디지털 컨버터(1300)는 제1 데이터 전압을 수신하여 제1 데이터 샘플링 동작을 수행할 수 있다. 예를 들어, 제3 시구간(T3)에서 제1 전송 신호(TX1)가 로직 로우가 되고, 선택 신호(SEL)가 로직 하이가 될 수 있다. 이 경우, 이미지 픽셀(PX2)은 로직 하이인 선택 신호(SEL)에 응답하여, 제1 데이터 전압을 데이터 라인(DL)을 통해 출력할 수 있다.
제3 시구간(T3)에서, 전압 홀드 회로(1410)는 데이터 라인(DL)으로부터 제1 데이터 전압을 수신할 수 있다. 예를 들어, 제3 시구간(T3)에서, 저장 신호(SX)는 로직 하이가 될 수 있다. 이 경우, 전압 홀드 회로(1410)는 로직 하이인 저장 신호(SX)에 응답하여 커패시터(CAP)에 전압을 저장할 수 있다. 즉, 제1 데이터 전압에 기초하여 제1 노드 전압(VN1)이 변화할 수 있다.
제3 시구간(T3)에서 전압 홀드 회로(1410)는 데이터 라인(DL)으로 홀드 전압(VHOLD)을 제공하지 않을 수 있다. 예를 들어, 제3 시구간(T3)에서 인에이블 신호(EX)는 로직 로우가 될 수 있다. 이에 따라, 제3 시구간(T3)에서 데이터 라인 전압(VDL)의 크기는 제1 데이터 전압의 크기와 동일할 수 있다.
이후의 제4 시구간(T4)에서, 이미지 픽셀(PX2)에 대한 제2 광 집적 동작이 수행될 수 있다. 예를 들어, 제4 시구간(T4)에서, 제2 전송 신호(TX2)가 로직 하이가 될 수 있고, 선택 신호(SEL)가 로직 로우가 될 수 있다. 이 경우, 로직 하이인 제2 전송 신호(TX1)에 응답하여, 부유 확산 노드 전압(VFD)이 더 감소될 수 있다. 로직 로우인 선택 신호(SEL)에 응답하여 선택 게이트(SG)는 턴-오프 될 수 있다.
제4 시구간(T4)에서 전압 홀드 회로(1410)는 데이터 라인(DL)으로 홀드 전압(VHOLD)을 제공할 수 있다. 예를 들어, 제4 시구간(T4)에서, 저장 신호(SX)는 로직 로우가 될 수 있고, 인에이블 신호(EX)는 로직 하이가 될 수 있다. 이 경우, 제1 노드 전압(VN1)에 기초하여 소스 팔로워(SF)가 출력하는 전압이 데이터 라인(DL)으로 제공될 수 있다.
이후의 제5 시구간(T5)에서, 아날로그-디지털 컨버터(1300)는 제2 데이터 전압을 수신하여 데이터 샘플링 동작을 수행할 수 있다. 예를 들어, 제5 시구간(T5)에서 제2 전송 신호(TX2)가 로직 로우가 되고, 선택 신호(SEL)가 로직 하이가 될 수 있다. 이 경우, 이미지 픽셀(PX2)은 로직 하이인 선택 신호(SEL)에 응답하여 제2 데이터 전압을 데이터 라인(DL)을 통해 출력할 수 있다.
제5 시구간(T5)에서 전압 홀드 회로(1410)는 데이터 라인(DL)으로 홀드 전압(VHOLD)을 제공하지 않을 수 있다. 예를 들어, 제5 시구간(T5)에서 인에이블 신호(EX)는 로직 로우가 될 수 있다. 이에 따라, 제5 시구간(T5)에서 데이터 라인 전압(VDL)의 크기는 제2 데이터 전압의 크기와 동일할 수 있다.
일 실시 예에서, 이미지 픽셀(PX2) 및 전압 홀드 회로(1410)의 동작은 주기적으로 반복될 수 있다. 예를 들어, 제0 내지 제5 시구간(T0~T5)은 하나의 주기에 포함될 수 있다. 즉, 제5 시구간(T5) 이후, 이미지 픽셀(PX2) 및 전압 홀드 회로(1410)는 다음 주기로써 리셋 동작 및 초기화 동작을 각각 수행할 수 있다. 이 경우, 하나의 주기 내에서 제5 시구간 이후 아날로그-디지털 컨버터(1300)에 의한 샘플링 동작이 수행되지 않을 수 있다. 따라서, 제5 시구간(T5)에서 저장 신호(SX)는 로직 로우가 될 수 있다. 그러나 본 개시의 범위는 이에 한정되지 않고, 픽셀의 구현 방법에 따라 저장 신호(SX)의 로직 레벨이 결정될 수 있다.
일 실시 예에서, 제2 시구간(T2)의 데이터 라인 전압(VDL)은 제1 시구간(T1)의 데이터 라인 전압(VDL)과 실질적으로 동일하도록 구성될 수 있다. 제4 시구간(T4)의 데이터 라인 전압(VDL)은 제3 시구간(T3)의 데이터 라인 전압(VDL)과 실질적으로 동일하도록 구성될 수 있다. 예를 들어, 소스 팔로워(SF)는, 제1 시구간(T1) 동안의 제1 노드 전압(VN1)에 기초하여, 제2 시구간(T2) 동안 리셋 전압의 크기와 같은 홀드 전압(VHOLD)을 출력하도록 구현될 수 있다. 소스 팔로워(SF)는, 제3 시구간(T3) 동안의 제1 노드 전압(VN1)에 기초하여, 제4 시구간(T4) 동안 제1 데이터 전압의 크기와 같은 홀드 전압(VHOLD)을 출력하도록 구현될 수 있다. 이 경우, 제2 시구간(T2)에서 제3 시구간(T3)으로의 천이가 일어나는 경우, 및 제4 시구간(T4)에서 제5 시구간(T5)으로의 천이가 일어나는 경우, 도 5b를 참조하여 설명된 것과 비교할 때, 천이 전후의 데이터 라인 전압(VDL)의 차이가 감소될 수 있으므로, 안정화 시간이 최소화될 수 있다.
특히, 도 5b의 제4 시구간(T4)의 데이터 라인 전압(VDL)과 달리, 도 11의 제4 시구간(T4)에서 데이터 라인 전압(VDL)이 상승하지 않으므로, 안정화 시간이 감소된 이미지 센서 장치가 제공될 수 있다.
일 실시 예에서, 제2 시구간(T2)에서의 홀드 전압(VHOLD)의 크기, 및 제4 시구간(T4)에서의 홀드 전압(VHOLD)의 크기는 서로 다를 수 있다.
일 실시 예에서, 복수의 데이터 라인들에 복수의 전압 홀드 회로들이 각각 연결될 수 있다. 이 경우, 각 전압 홀드 회로들을 구성하는 소자들의 물성 차이에 의해 데이터 라인마다의 안정화 시간 산포가 발생할 수 있다. 그러나, 도 1의 전압 홀더(1400)가 도 6의 전압 홀드 회로들(1410)로 구현되는 경우, 데이터 라인 전압(VDL)의 크기에 기초하여 홀드 전압(VHOLD)의 크기가 결정되므로, 안정화 시간 산포가 최소화 될 수 있다.
일 실시 예에서, 전압 홀드 회로(1410)는 도 4의 전압 홀드 회로(141)과 달리, 병렬적으로 연결된 복수의 트랜지스터들을 포함하지 않을 수 있다. 예를 들어, 소스 팔로워(SF), 인에이블 스위치(ES), 저장 스위치(SS), 및 초기화(initialize) 스위치(IS)는 트랜지스터 강도(transistor strength), 및/또는 유효 임계 전압(effective threshold voltage)의 크기가 같거나 다를 수 있다. 따라서, 본 개시의 실시 예에 따르면 보다 소형화된 이미지 센서 장치가 제공될 수 있다.
도 12는 본 개시의 일 실시 예에 따른 이미지 센서 장치의 동작 방법을 보여주는 흐름도이다. 도 8, 도 9, 및 도 12를 참조하면, S100 단계에서, 이미지 센서 장치(1000)는, 이미지 픽셀(PX1)에 대한 리셋 동작을 수행할 수 있다. 예를 들어, 제0 시구간(T0)에서, 이미지 센서 장치(1000)의 센서 컨트롤러(1600)는 이미지 픽셀(PX1)로 로직 하이인 리셋 신호를 송신할 수 있다. 이 때, 이미지 센서 장치(1000)는 전압 홀드 회로(1410)에 대한 초기화 동작도 수행할 수 있다.
S110 단계에서, 이미지 센서 장치(1000)는 데이터 라인(DL)을 통해 리셋 전압을 아날로그-디지털 컨버터(1300)로 전달하며, 리셋 전압에 기초한 제1 전압(V1)을 저장할 수 있다. 예를 들어, 제1 시구간(T1)에서, 이미지 센서 장치(1000)의 전압 홀드 회로(1410)는 리셋 전압을 수신할 수 있다. 전압 홀드 회로(1410)는 수신된 리셋 전압에 기초하여, 커패시터(CAP)에 전압을 저장할 수 있다. 이 경우, 커패시터(CAP) 및 소스 팔로워(SF) 사이의 제1 노드(N1)의 전압(VN1)이 제1 전압(V1)으로 지칭될 수 있다.
S120 단계에서, 이미지 센서 장치(1000)는 광 집적 동작을 수행하며, 제1 전압(V1)에 기초한 제2 전압(V2)을 데이터 라인으로 제공할 수 있다. 예를 들어, 제2 시구간(T2)에서, 이미지 센서 장치(1000)의 센서 컨트롤러(1600)는 이미지 픽셀(PX1)로 로직 하이인 전송 신호(TX)를 송신할 수 있다. 전압 홀드 회로(1410)의 소스 팔로워(SF)는 제1 전압(V1)을 수신하고 제2 전압(V2)을 데이터 라인(DL)으로 출력할 수 있다.
S130 단계에서, 이미지 센서 장치(1000)는 데이터 라인(DL)을 통해 데이터 전압을 출력할 수 있다. 이 경우, 이미지 센서 장치(1000)의 전압 홀드 회로(1410)는 데이터 라인(DL)으로 홀드 전압(VHOLD)을 제공하지 않을 수 있다.
일 실시 예에서, 픽셀이 4TR-1PD(4-transistor, 1-photodiode) 구조로 구현된 경우(예를 들어, 픽셀이 이미지 픽셀(PX1)로 구현된 경우), 전압 홀드 회로(1410)는 S130 단계에서 데이터 전압을 저장하지 않을 수 있다.
일 실시 예에서, 픽셀이 5TR-2PD(5-transistor, 2-photodiode) 구조로 구현된 경우(예를 들어, 픽셀이 이미지 픽셀(PX2)로 구현된 경우), 전압 홀드 회로(1410)는 S130 단계에서 데이터 전압을 저장할 수 있다. 픽셀이 5TR-2PD 구조로 구현된 경우의 이미지 센서 장치(1000)의 동작은 이하의 도 13을 참조하여 보다 상세하게 설명된다.
도 13은 본 개시의 일 실시 예에 따른 이미지 센서 장치의 동작 방법을 보여주는 흐름도이다. 도 10, 도 11, 및 도 12를 참조하면, S200 단계에서, 이미지 센서 장치(1000)는, 이미지 픽셀(PX2)에 대한 리셋 동작을 수행할 수 있다.
S210 단계에서, 이미지 센서 장치(1000)는 데이터 라인(DL)을 통해 리셋 전압을 아날로그-디지털 컨버터(1300)로 전달하며, 리셋 전압에 기초한 제1 전압(V1)을 저장할 수 있다.
S220 단계에서, 이미지 센서 장치(1000)는 제1 광 집적 동작을 수행하며, 제1 전압(V1)에 기초한 제2 전압(V2)을 데이터 라인으로 제공할 수 있다.
S200 내지 S220 단계는 앞서 도 12를 참조하여 설명된 S100 내지 S120 단계와 실질적으로 동일하므로 상세한 설명은 생략된다.
S230 단계에서, 이미지 센서 장치(1000)는 데이터 라인(DL)을 통해 제1 데이터 전압을 출력할 수 있다. 이미지 센서 장치(1000)의 전압 홀드 회로(1410)는 데이터 라인(DL)으로부터 제1 데이터 전압을 수신할 수 있다. 예를 들어, 제3 시구간(T3)에서, 전압 홀드 회로(1410)는 수신된 제1 데이터 전압에 기초하여, 커패시터(CAP)에 전압을 저장할 수 있다. 이 경우, 커패시터(CAP) 및 소스 팔로워(SF) 사이의 제1 노드(N1)의 전압(VN1)이 제3 전압(V3)으로 지칭될 수 있다.
S240 단계에서, 이미지 센서 장치(1000)는 제2 광 집적 동작을 수행하며, 제3 전압(V3)에 기초한 제4 전압(V4)을 데이터 라인(DL)으로 제공할 수 있다. 예를 들어, 제4 시구간(T4)에서, 이미지 센서 장치(1000)의 센서 컨트롤러(1600)는 이미지 픽셀(PX2)로 로직 하이인 제2 전송 신호(TX2)를 송신할 수 있다. 전압 홀드 회로(1410)의 소스 팔로워(SF)는 제3 전압(V3)을 수신하고 제4 전압(V4)을 데이터 라인(DL)으로 출력할 수 있다.
S250 단계에서, 이미지 센서 장치(1000)는 데이터 라인(DL)을 통해 제2 데이터 전압을 출력할 수 있다. 이 경우, 이미지 센서 장치(1000)의 전압 홀드 회로(1410)는 데이터 라인(DL)으로 홀드 전압(VHOLD)을 제공하지 않을 수 있다.
도 14는 멀티 카메라 모듈을 포함하는 전자 장치의 블록도이다. 도 14를 참조하면, 전자 장치(2000)는 카메라 모듈 그룹(2100), 애플리케이션 프로세서(2200), PMIC(2300) 및 외부 메모리(2400)를 포함할 수 있다.
카메라 모듈 그룹(2100)은 복수의 카메라 모듈(2100a, 2100b, 2100c)을 포함할 수 있다. 비록 도면에는 3개의 카메라 모듈(2100a, 2100b, 2100c)이 배치된 실시예가 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 카메라 모듈 그룹(2100)은 2개의 카메라 모듈만을 포함하도록 변형되어 실시될 수 있다. 또한, 몇몇 실시예에서, 카메라 모듈 그룹(2100)은 n개(n은 4 이상의 자연수)의 카메라 모듈을 포함하도록 변형되어 실시될 수도 있다.
도 15은 도 14의 카메라 모듈을 좀 더 구체적으로 도시하는 블록도이다. 이하, 도 15을 참조하여, 카메라 모듈(2100b)의 상세 구성에 대해 보다 구체적으로 설명할 것이나, 이하의 설명은 실시 예에 따라 다른 카메라 모듈들(2100a, 2100b)에 대해서도 동일하게 적용될 수 있다.
도 15을 참조하면, 카메라 모듈(2100b)은 프리즘(2105), 광학 경로 폴딩 요소(Optical Path Folding Element, 이하, 'OPFE')(2110), 액츄에이터(2130), 이미지 센싱 장치(2140) 및 저장부(2150)를 포함할 수 있다.
프리즘(2105)은 광 반사 물질의 반사면(2107)을 포함하여 외부로부터 입사되는 광(L)의 경로를 변형시킬 수 있다.
몇몇 실시예에서, 프리즘(2105)은 제1 방향(X)으로 입사되는 광(L)의 경로를 제1 방향(X)에 수직인 제2 방향(Y)으로 변경시킬 수 있다. 또한, 프리즘(2105)은 광 반사 물질의 반사면(2107)을 중심축(2106)을 중심으로 A방향으로 회전시키거나, 중심축(2106)을 B방향으로 회전시켜 제1 방향(X)으로 입사되는 광(L)의 경로를 수직인 제2 방향(Y)으로 변경시킬 수 있다. 이때, OPFE(2110)도 제1 방향(X)및 제2 방향(Y)과 수직인 제3 방향(Z)로 이동할 수 있다.
몇몇 실시예에서, 도시된 것과 같이, 프리즘(2105)의 A방향 최대 회전 각도는 플러스(+) A방향으로는 15도(degree) 이하이고, 마이너스(-) A방향으로는 15도보다 클 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 프리즘(2105)은 플러스(+) 또는 마이너스(-) B방향으로 20도 내외, 또는 10도에서 20도, 또는 15도에서 20도 사이로 움직일 수 있고, 여기서, 움직이는 각도는 플러스(+) 또는 마이너스(-) B방향으로 동일한 각도로 움직이거나, 1도 내외의 범위로 거의 유사한 각도까지 움직일 수 있다.
몇몇 실시예에서, 프리즘(2105)은 광 반사 물질의 반사면(2106)을 중심축(2106)의 연장 방향과 평행한 제3 방향(예를 들어, Z방향)으로 이동할 수 있다.
OPFE(2110)는 예를 들어 m(여기서, m은 자연수)개의 그룹으로 이루어진 광학 렌즈를 포함할 수 있다. m개의 렌즈는 제2 방향(Y)으로 이동하여 카메라 모듈(2100b)의 광학 줌 배율(optical zoom ratio)을 변경할 수 있다. 예를 들어, 카메라 모듈(2100b)의 기본 광학 줌 배율을 Z라고할 때, OPFE(2110)에 포함된 m개의 광학 렌즈를 이동시킬 경우, 카메라 모듈(2100b)의 광학 줌 배율은 3Z 또는 5Z 이상의 광학 줌 배율로 변경될 수 있다.
액츄에이터(2130)는 OPFE(2110) 또는 광학 렌즈(이하, 광학 렌즈로 지칭)를 특정 위치로 이동시킬 수 있다. 예를 들어 액츄에이터(2130)는 정확한 센싱을 위해 이미지 센서(2142)가 광학 렌즈의 초점 거리(focal length)에 위치하도록 광학 렌즈의 위치를 조정할 수 있다.
이미지 센싱 장치(2140)는 이미지 센서(2142), 제어 로직(2144) 및 메모리(2146)를 포함할 수 있다. 이미지 센서(2142)는 광학 렌즈를 통해 제공되는 광(L)을 이용하여 센싱 대상의 이미지를 센싱할 수 있다. 몇몇 실시 예들에 있어서, 이미지 센서(2142)는 도 1 내지 도 13을 참조하여 설명된 이미지 센서 장치(1000)와 유사한 방식으로 구현될 수 있고, 그리고 유사한 방식으로 동작할 수 있다. 이에 따라, 카메라 모듈(1400b)은, 이미지 픽셀로부터 생성된 데이터 전압을 센싱(sensing)함에 있어 데이터 라인의 빠른 안정화를 통한 아날로그-디지털 컨버터의 빠른 동작을 지원할 수 있다. 따라서, 카메라 모듈(1400b)은 고속 이미지 데이터 생성을 지원할 수 있다.
제어 로직(2144)은 카메라 모듈(2100b)의 전반적인 동작을 제어할 수 있다. 예를 들어, 제어 로직(2144)은 제어 신호 라인(CSLb)을 통해 제공된 제어 신호에 따라 카메라 모듈(2100b)의 동작을 제어할 수 있다.
메모리(2146)는 캘리브레이션 데이터(2147)와 같은 카메라 모듈(2100b)의 동작에 필요한 정보를 저장할 수 있다. 캘리브레이션 데이터(2147)는 카메라 모듈(2100b)이 외부로부터 제공된 광(L)을 이용하여 이미지 데이터를 생성하는데 필요한 정보를 포함할 수 있다. 캘리브레이션 데이터(2147)는 예를 들어, 앞서 설명한 회전도(degree of rotation)에 관한 정보, 초점 거리(focal length)에 관한 정보, 광학 축(optical axis)에 관한 정보 등을 포함할 수 있다. 카메라 모듈(2100b)이 광학 렌즈의 위치에 따라 초점 거리가 변하는 멀티 스테이트(multi state) 카메라 형태로 구현될 경우, 캘리브레이션 데이터(2147)는 광학 렌즈의 각 위치별(또는 스테이트별) 초점 거리 값과 오토 포커싱(auto focusing)과 관련된 정보를 포함할 수 있다.
저장부(2150)는 이미지 센서(2142)를 통해 센싱된 이미지 데이터를 저장할 수 있다. 저장부(2150)는 이미지 센싱 장치(2140)의 외부에 배치될 수 있으며, 이미지 센싱 장치(2140)를 구성하는 센서 칩과 스택된(stacked) 형태로 구현될 수 있다. 몇몇 실시예에서, 저장부(2150)는 EEPROM(Electrically Erasable Programmable Read-Only Memory)으로 구현될 수 있으나 실시예들이 이에 제한되는 것은 아니다.
도 14와 도 15를 함께 참조하면, 몇몇 실시예에서, 복수의 카메라 모듈(2100a, 2100b, 2100c) 각각은 액추에이터(2130)를 포함할 수 있다. 이에 따라, 복수의 카메라 모듈(2100a, 2100b, 2100c) 각각은 그 내부에 포함된 액추에이터(2130)의 동작에 따른 서로 동일하거나 서로 다른 캘리브레이션 데이터(2147)를 포함할 수 있다.
몇몇 실시예에서, 복수의 카메라 모듈(2100a, 2100b, 2100c) 중 하나의 카메라 모듈(예를 들어, 2100b)은 앞서 설명한 프리즘(2105)과 OPFE(2110)를 포함하는 폴디드 렌즈(folded lens) 형태의 카메라 모듈이고, 나머지 카메라 모듈들(예를 들어, 2100a, 2100b)은 프리즘(2105)과 OPFE(2110)가 포함되지 않은 버티칼(vertical) 형태의 카메라 모듈일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 복수의 카메라 모듈(2100a, 2100b, 2100c) 중 하나의 카메라 모듈(예를 들어, 2100c)은 예를 들어, IR(Infrared Ray)을 이용하여 깊이(depth) 정보를 추출하는 버티컬 형태의 깊이 카메라(depth camera)일 수 있다. 이 경우, 애플리케이션 프로세서(2200)는 이러한 깊이 카메라로부터 제공받은 이미지 데이터와 다른 카메라 모듈(예를 들어, 2100a 또는 2100b)로부터 제공받은 이미지 데이터를 병합(merge)하여 3차원 깊이 이미지(3D depth image)를 생성할 수 있다.
몇몇 실시예에서, 복수의 카메라 모듈(2100a, 2100b, 2100c) 중 적어도 두 개의 카메라 모듈(예를 들어, 2100a, 2100b)은 서로 다른 관측 시야(Field of View, 시야각)를 가질 수 있다. 이 경우, 예를 들어, 복수의 카메라 모듈(2100a, 2100b, 2100c) 중 적어도 두 개의 카메라 모듈(예를 들어, 2100a, 2100b)의 광학 렌즈가 서로 다를 수 있으나, 이에 제한되는 것은 아니다.
또한, 몇몇 실시예에서, 복수의 카메라 모듈(2100a, 2100b, 2100c) 각각의 시야각은 서로 다를 수 있다. 이 경우, 복수의 카메라 모듈(2100a, 2100b, 2100c) 각각에 포함된 광학 렌즈 역시 서로 다를 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 복수의 카메라 모듈(2100a, 2100b, 2100c) 각각은 서로 물리적으로 분리되어 배치될 수 있다. 즉, 하나의 이미지 센서(2142)의 센싱 영역을 복수의 카메라 모듈(2100a, 2100b, 2100c)이 분할하여 사용하는 것이 아니라, 복수의 카메라 모듈(2100a, 2100b, 2100c) 각각의 내부에 독립적인 이미지 센서(2142)가 배치될 수 있다.
다시 도 14를 참조하면, 애플리케이션 프로세서(2200)는 이미지 처리 장치(2210), 메모리 컨트롤러(2220), 내부 메모리(2230)를 포함할 수 있다. 애플리케이션 프로세서(2200)는 복수의 카메라 모듈(2100a, 2100b, 2100c)과 분리되어 구현될 수 있다. 예를 들어, 애플리케이션 프로세서(2200)와 복수의 카메라 모듈(2100a, 2100b, 2100c)은 별도의 반도체 칩으로 서로 분리되어 구현될 수 있다.
이미지 처리 장치(2210)는 복수의 서브 이미지 프로세서(2212a, 2212b, 2212c), 이미지 생성기(2214) 및 카메라 모듈 컨트롤러(2216)를 포함할 수 있다.
이미지 처리 장치(2210)는 복수의 카메라 모듈(2100a, 2100b, 2100c)의 개수에 대응하는 개수의 복수의 서브 이미지 프로세서(2212a, 2212b, 2212c)를 포함할 수 있다.
각각의 카메라 모듈(2100a, 2100b, 2100c)로부터 생성된 이미지 데이터는 서로 분리된 이미지 신호 라인(ISLa, ISLb, ISLc)를 통해 대응되는 서브 이미지 프로세서(2212a, 2212b, 2212c)에 제공될 수 있다. 예를 들어, 카메라 모듈(2100a)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLa)을 통해 서브 이미지 프로세서(2212a)에 제공되고, 카메라 모듈(2100b)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLb)을 통해 서브 이미지 프로세서(2212b)에 제공되고, 카메라 모듈(2100c)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLc)을 통해 서브 이미지 프로세서(2212c)에 제공될 수 있다. 이러한 이미지 데이터 전송은 예를 들어, MIPI(Mobile Industry Processor Interface)에 기반한 카메라 직렬 인터페이스(CSI; Camera Serial Interface)를 이용하여 수행될 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
한편, 몇몇 실시예에서, 하나의 서브 이미지 프로세서가 복수의 카메라 모듈에 대응되도록 배치될 수도 있다. 예를 들어, 서브 이미지 프로세서(2212a)와 서브 이미지 프로세서(2212c)가 도시된 것처럼 서로 분리되어 구현되는 것이 아니라 하나의 서브 이미지 프로세서로 통합되어 구현되고, 카메라 모듈(2100a)과 카메라 모듈(2100c)로부터 제공된 이미지 데이터는 선택 소자(예를 들어, 멀티플렉서) 등을 통해 선택된 후, 통합된 서브 이미지 프로세서에 제공될 수 있다.
각각의 서브 이미지 프로세서(2212a, 2212b, 2212c)에 제공된 이미지 데이터는 이미지 생성기(2214)에 제공될 수 있다. 이미지 생성기(2214)는 이미지 생성 정보(Generating Information) 또는 모드 신호(Mode Signal)에 따라 각각의 서브 이미지 프로세서(2212a, 2212b, 2212c)로부터 제공된 이미지 데이터를 이용하여 출력 이미지를 생성할 수 있다.
구체적으로, 이미지 생성기(2214)는 이미지 생성 정보 또는 모드 신호에 따라, 서로 다른 시야각을 갖는 카메라 모듈들(2100a, 2100b, 2100c)로부터 생성된 이미지 데이터 중 적어도 일부를 병합(merge)하여 출력 이미지를 생성할 수 있다. 또한, 이미지 생성기(2214)는 이미지 생성 정보 또는 모드 신호에 따라, 서로 다른 시야각을 갖는 카메라 모듈들(2100a, 2100b, 2100c)로부터 생성된 이미지 데이터 중 어느 하나를 선택하여 출력 이미지를 생성할 수 있다.
몇몇 실시예에서, 이미지 생성 정보는 줌 신호(zoom signal or zoom factor)를 포함할 수 있다. 또한, 몇몇 실시예에서, 모드 신호는 예를 들어, 유저(user)로부터 선택된 모드에 기초한 신호일 수 있다.
이미지 생성 정보가 줌 신호(줌 팩터)이고, 각각의 카메라 모듈(2100a, 2100b, 2100c)이 서로 다른 관측 시야(시야각)를 갖는 경우, 이미지 생성기(2214)는 줌 신호의 종류에 따라 서로 다른 동작을 수행할 수 있다. 예를 들어, 줌 신호가 제1 신호일 경우, 카메라 모듈(2100a)로부터 출력된 이미지 데이터와 카메라 모듈(2100c)로부터 출력된 이미지 데이터를 병합한 후, 병합된 이미지 신호와 병합에 사용하지 않은 카메라 모듈(2100b)로부터 출력된 이미지 데이터를 이용하여, 출력 이미지를 생성할 수 있다. 만약, 줌 신호가 제1 신호와 다른 제2 신호일 경우, 이미지 생성기(2214)는 이러한 이미지 데이터 병합을 수행하지 않고, 각각의 카메라 모듈(2100a, 2100b, 2100c)로부터 출력된 이미지 데이터 중 어느 하나를 선택하여 출력 이미지를 생성할 수 있다. 하지만 실시예들이 이에 제한되는 것은 아니며, 필요에 따라 이미지 데이터를 처리하는 방법은 얼마든지 변형되어 실시될 수 있다.
몇몇 실시예에서, 이미지 생성기(2214)는 복수의 서브 이미지 프로세서(2212a, 2212b, 2212c) 중 적어도 하나로부터 노출 시간이 상이한 복수의 이미지 데이터를 수신하고, 복수의 이미지 데이터에 대하여 HDR(high dynamic range) 처리를 수행함으로서, 다이나믹 레인지가 증가된 병합된 이미지 데이터를 생성할 수 있다.
카메라 모듈 컨트롤러(2216)는 각각의 카메라 모듈(2100a, 2100b, 2100c)에 제어 신호를 제공할 수 있다. 카메라 모듈 컨트롤러(2216)로부터 생성된 제어 신호는 서로 분리된 제어 신호 라인(CSLa, CSLb, CSLc)를 통해 대응되는 카메라 모듈(2100a, 2100b, 2100c)에 제공될 수 있다.
복수의 카메라 모듈(2100a, 2100b, 2100c) 중 어느 하나는 줌 신호를 포함하는 이미지 생성 정보 또는 모드 신호에 따라 마스터(master) 카메라(예를 들어, 2100b)로 지정되고, 나머지 카메라 모듈들(예를 들어, 2100a, 2100c)은 슬레이브(slave) 카메라로 지정될 수 있다. 이러한 정보는 제어 신호에 포함되어, 서로 분리된 제어 신호 라인(CSLa, CSLb, CSLc)를 통해 대응되는 카메라 모듈(2100a, 2100b, 2100c)에 제공될 수 있다.
줌 팩터 또는 동작 모드 신호에 따라 마스터 및 슬레이브로서 동작하는 카메라 모듈이 변경될 수 있다. 예를 들어, 카메라 모듈(2100a)의 시야각이 카메라 모듈(2100b)의 시야각보다 넓고, 줌 팩터가 낮은 줌 배율을 나타낼 경우, 카메라 모듈(2100b)이 마스터로서 동작하고, 카메라 모듈(2100a)이 슬레이브로서 동작할 수 있다. 반대로, 줌 팩터가 높은 줌 배율을 나타낼 경우, 카메라 모듈(2100a)이 마스터로서 동작하고, 카메라 모듈(2100b)이 슬레이브로서 동작할 수 있다.
몇몇 실시예에서, 카메라 모듈 컨트롤러(2216)로부터 각각의 카메라 모듈(2100a, 2100b, 2100c)에 제공되는 제어 신호는 싱크 인에이블 신호(sync enable) 신호를 포함할 수 있다. 예를 들어, 카메라 모듈(2100b)이 마스터 카메라이고, 카메라 모듈들(2100a, 2100c)이 슬레이브 카메라인 경우, 카메라 모듈 컨트롤러(2216)는 카메라 모듈(2100b)에 싱크 인에이블 신호를 전송할 수 있다. 이러한 싱크 인에이블 신호를 제공받은 카메라 모듈(2100b)은 제공받은 싱크 인에이블 신호를 기초로 싱크 신호(sync signal)를 생성하고, 생성된 싱크 신호를 싱크 신호 라인(SSL)을 통해 카메라 모듈들(2100a, 2100c)에 제공할 수 있다. 카메라 모듈(2100b)과 카메라 모듈들(2100a, 2100c)은 이러한 싱크 신호에 동기화되어 이미지 데이터를 애플리케이션 프로세서(2200)에 전송할 수 있다.
몇몇 실시예에서, 카메라 모듈 컨트롤러(2216)로부터 복수의 카메라 모듈(2100a, 2100b, 2100c)에 제공되는 제어 신호는 모드 신호에 따른 모드 정보를 포함할 수 있다. 이러한 모드 정보에 기초하여 복수의 카메라 모듈(2100a, 2100b, 2100c)은 센싱 속도와 관련하여 제1 동작 모드 및 제2 동작 모드로 동작할 수 있다.
복수의 카메라 모듈(2100a, 2100b, 2100c)은 제1 동작 모드에서, 제1 속도로 이미지 신호를 생성(예를 들어, 제1 프레임 레이트의 이미지 신호를 생성)하여 이를 제1 속도보다 높은 제2 속도로 인코딩(예를 들어, 제1 프레임 레이트보다 높은 제2 프레임 레이트의 이미지 신호를 인코딩)하고, 인코딩된 이미지 신호를 애플리케이션 프로세서(2200)에 전송할 수 있다. 이때, 제2 속도는 제1 속도의 30배 이하일 수 있다.
애플리케이션 프로세서(2200)는 수신된 이미지 신호, 다시 말해서 인코딩된 이미지 신호를 내부에 구비되는 메모리(2230) 또는 애플리케이션 프로세서(2200) 외부의 스토리지(2400)에 저장하고, 이후, 메모리(2230) 또는 스토리지(2400)로부터 인코딩된 이미지 신호를 독출하여 디코딩하고, 디코딩된 이미지 신호에 기초하여 생성되는 이미지 데이터를 디스플레이할 수 있다. 예컨대 이미지 처리 장치(2210)의 복수의 서브 프로세서들(2212a, 2212b, 2212c) 중 대응하는 서브 프로세서가 디코딩을 수행할 수 있으며, 또한 디코딩된 이미지 신호에 대하여 이미지 처리를 수행할 수 있다.
복수의 카메라 모듈(2100a, 2100b, 2100c)은 제2 동작 모드에서, 제1 속도보다 낮은 제3 속도로 이미지 신호를 생성(예를 들어, 제1 프레임 레이트보다 낮은 제3 프레임 레이트의 이미지 신호를 생성)하고, 이미지 신호를 애플리케이션 프로세서(2200)에 전송할수 있다. 애플리케이션 프로세서(2200)에 제공되는 이미지 신호는 인코딩되지 않은 신호일 수 있다. 애플리케이션 프로세서(2200)는 수신되는 이미지 신호에 대하여 이미지 처리를 수행하거나 또는 이미지 신호를 메모리(2230) 또는 스토리지(2400)에 저장할 수 있다.
PMIC(2300)는 복수의 카메라 모듈(2100a, 2100b, 2100c) 각각에 전력, 예컨대 전원 전압을 공급할 수 있다. 예를 들어, PMIC(2300)는 애플리케이션 프로세서(2200)의 제어 하에, 파워 신호 라인(PSLa)을 통해 카메라 모듈(2100a)에 제1 전력을 공급하고, 파워 신호 라인(PSLb)을 통해 카메라 모듈(2100b)에 제2 전력을 공급하고, 파워 신호 라인(PSLc)을 통해 카메라 모듈(2100c)에 제3 전력을 공급할 수 있다.
PMIC(2300)는 애플리케이션 프로세서(2200)로부터의 전력 제어 신호(PCON)에 응답하여, 복수의 카메라 모듈(2100a, 2100b, 2100c) 각각에 대응하는 전력을 생성하고, 또한 전력의 레벨을 조정할 수 있다. 전력 제어 신호(PCON)는 복수의 카메라 모듈(2100a, 2100b, 2100c)의 동작 모드 별 전력 조정 신호를 포함할 수 있다. 예를 들어, 동작 모드는 저전력 모드(low power mode)를 포함할 수 있으며, 이때, 전력 제어 신호(PCON)는 저전력 모드로 동작하는 카메라 모듈 및 설정되는 전력 레벨에 대한 정보를 포함할 수 있다. 복수의 카메라 모듈(2100a, 2100b, 2100c) 각각에 제공되는 전력들의 레벨은 서로 동일하거나 또는 서로 상이할 수 있다. 또한, 전력의 레벨은 동적으로 변경될 수 있다.
상술된 내용은 본 개시를 실시하기 위한 구체적인 실시 예들이다. 본 개시는 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 개시는 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 개시의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 본 개시의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
1000: 이미지 센서 장치
1100: 픽셀 어레이
1200: 디코더
1300: 아날로그-디지털 컨버터
1400: 전압 홀더
1410: 전압 홀드 회로
1500: 입출력 회로
1600: 센서 컨트롤러

Claims (10)

  1. 리셋 전압 및 제1 데이터 전압을 데이터 라인을 통해 출력하도록 구성된 이미지 픽셀; 및
    상기 데이터 라인과 연결되고, 상기 리셋 전압에 기초한 제1 전압을 저장하고, 상기 제1 전압에 기초한 제2 전압을 상기 데이터 라인으로 제공하도록 구성된 전압 홀드 회로를 포함하는 이미지 센서 장치.
  2. 제1 항에 있어서,
    상기 이미지 픽셀은 제1 시구간 동안 상기 리셋 전압을 상기 데이터 라인을 통해 출력하고, 상기 제1 시구간 이후의 제2 시구간 동안 상기 제1 데이터 전압을 상기 데이터 라인을 통해 출력하도록 구성되고,
    상기 전압 홀드 회로는 상기 제1 시구간 및 상기 제2 시구간 사이의 제3 시구간 동안 상기 제2 전압을 상기 데이터 라인으로 제공하도록 구성된 이미지 센서 장치.
  3. 제2 항에 있어서,
    상기 이미지 픽셀은 상기 제2 시구간 이후의 제4 시구간 동안 제2 데이터 전압을 상기 데이터 라인을 통해 더 출력하도록 구성되고,
    상기 전압 홀드 회로는 상기 제1 데이터 전압에 기초한 제3 전압을 더 저장하고, 상기 제2 시구간 및 상기 제4 시구간 사이의 제5 시구간 동안 상기 제3 전압에 기초한 제4 전압을 상기 데이터 라인으로 더 제공하도록 구성된 이미지 센서 장치.
  4. 제3 항에 있어서,
    상기 제4 전압은 상기 제2 전압과 다른 이미지 센서 장치.
  5. 제2 항에 있어서,
    상기 전압 홀드 회로는:
    제1 노드 및 제2 노드 사이에 연결된 커패시터;
    전원 전압 및 제3 노드 사이에 연결되고, 상기 제1 노드의 전압에 응답하여 동작하도록 구성된 소스 팔로워(source follower);
    상기 제3 노드 및 상기 데이터 라인 사이에 연결되는 인에이블 스위치;
    상기 제2 노드 및 상기 데이터 라인 사이에 연결된 저장 스위치; 및
    초기화 전압 및 상기 제1 노드 사이에 연결된 초기화 스위치를 포함하는 이미지 센서 장치.
  6. 제5 항에 있어서,
    상기 저장 스위치는 상기 제1 시구간에서 턴-온되고, 상기 제3 시구간에서 턴-오프되는 이미지 센서 장치.
  7. 제5 항에 있어서,
    상기 인에이블 스위치는 상기 제1 시구간 및 상기 제2 시구간에서 턴-오프되고, 상기 제3 시구간에서 턴-온되는 이미지 센서 장치.
  8. 리셋 신호, 제1 전송 신호, 및 선택 신호를 출력하도록 구성된 디코더;
    상기 리셋 신호, 상기 제1 전송 신호, 및 상기 선택 신호에 응답하여 데이터 라인을 통해 픽셀 출력 전압을 출력하도록 구성된 이미지 픽셀;
    상기 데이터 라인과 연결된 전압 홀드 회로; 및
    상기 디코더 및 상기 전압 홀드 회로를 제어하는 센서 컨트롤러를 포함하고,
    상기 전압 홀드 회로는:
    제1 노드 및 제2 노드 사이에 연결된 커패시터;
    제1 전원 전압 및 제3 노드 사이에 연결되고, 상기 제1 노드의 전압에 응답하여 동작하도록 구성된 소스 팔로워(source follower);
    상기 제3 노드 및 상기 데이터 라인 사이에 연결되는 인에이블 스위치;
    상기 제2 노드 및 상기 데이터 라인 사이에 연결된 저장 스위치; 및
    초기화 전압 및 상기 제1 노드 사이에 연결된 초기화 스위치를 포함하는 이미지 센서 장치.
  9. 제8 항에 있어서,
    상기 이미지 픽셀은:
    제1 광 신호에 응답하여 전하를 축적하도록 구성된 제1 포토 다이오드;
    상기 제1 포토 다이오드 및 부유 확산 노드 사이에 연결되고, 상기 제1 전송 신호에 응답하여 동작하도록 구성된 제1 전송 게이트;
    제2 전원 전압 및 상기 부유 확산 노드 사이에 연결되고, 상기 리셋 신호에 응답하여 동작하도록 구성된 리셋 게이트;
    상기 제2 전원 전압 및 제0 노드 사이에 연결되고, 상기 부유 확산 노드의 전압에 응답하여 동작하도록 구성된 드라이브 트랜지스터; 및
    상기 제0 노드 및 상기 데이터 라인 사이에 연결되고, 상기 선택 신호에 응답하여 동작하도록 구성된 선택 게이트를 포함하는 이미지 센서 장치.
  10. 제9 항에 있어서,
    상기 전압 홀드 회로는 상기 선택 게이트가 턴-온 된 제1 시구간 동안 상기 데이터 라인의 전압 레벨을 감지하고, 상기 선택 게이트가 턴-오프 된 제2 시구간 동안 상기 홀드 전압을 상기 데이터 라인으로 제공하도록 구성된 이미지 센서 장치.

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