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TW201446086A - 封裝結構及其製作方法 - Google Patents

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TW201446086A
TW201446086A TW102119672A TW102119672A TW201446086A TW 201446086 A TW201446086 A TW 201446086A TW 102119672 A TW102119672 A TW 102119672A TW 102119672 A TW102119672 A TW 102119672A TW 201446086 A TW201446086 A TW 201446086A
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hard
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TW102119672A
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Inventor
Shih-Ping Hsu
Original Assignee
Zhen Ding Technology Co Ltd
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Abstract

一種封裝結構，其包括軟硬結合電路板及封裝於所述軟硬結合電路板的第一晶片，所述軟硬結合電路板包括軟性電路板及形成於軟性電路板一側的第一硬性增層基板，所述軟性電路板包括相互連接並一體成型的兩個彎折區域和一個固定區域，所述固定區域連接於兩個所述彎折區域之間，所述第一硬性增層基板形成於所述固定區域，所述第一硬性增層基板內形成有第一收容凹槽，所述第一晶片收容於所述第一收容凹槽內，所述軟硬結合電路板具有多個第一電性接觸墊，所述第一晶片具有多個與所述第一電性接觸墊一一對應的電極墊，每個所述第一電性接觸墊與對應的一個電極墊相互導通。

Description

封裝結構及其製作方法
本發明涉及晶片封裝領域，尤其涉及一種封裝結構及其製作方法。
晶片封裝的一種方法是採用打線(wire bonding)封裝或覆晶(Flip Chip)封裝等接合方式將晶片與硬質的基板(substrate)結合，形成一個元件後，再將整個的元件組裝到電路板而應用到各式之電子產品，從晶片到在電路板組裝需經過複雜的程式，其間易產生因品質問題和良率損失而造成成本高，品質不易控制。
晶片封裝的另一種方法是將晶片封裝到軟性電路板板上，但因軟性電路板之材料特性限制，使得在軟性電路板板上封裝晶片加工難度高，且在高腳數封裝常有可靠度失效問題，一般只能應用於較低腳數之晶片的封裝，從而使得多腳數晶片的封裝受到限制。
因此，有必要提供一種封裝結構及其製作方法，以解決現有晶片封裝存在的上述問題。
以下將以實施例說明一種封裝結構及其製作方法。
一種封裝結構，其包括軟硬結合電路板及封裝於所述軟硬結合電路板的第一晶片，所述軟硬結合電路板包括軟性電路板及形成於軟性電路板一側的第一硬性增層基板，所述軟性電路板包括包括相互連接並一體成型的兩個彎折區域和一個固定區域，所述固定區域連接於兩個所述彎折區域之間，所述第一硬性增層基板形成於所述固定區域，所述第一硬性增層基板內形成有第一收容凹槽，所述第一晶片收容於所述第一收容凹槽內，所述軟硬結合電路板具有多個第一電性接觸墊，所述第一晶片具有多個與所述第一電性接觸墊一一對應的電極墊，每個所述第一電性接觸墊與對應的一個電極墊相互導通。
一種封裝結構的製作方法，包括步驟：製作一個軟硬結合電路板，所述軟硬結合電路板包括軟性電路板及形成於軟性電路板一側的第一硬性增層基板，所述軟性電路板包括包括相互連接並一體成型的兩個彎折區域和一個固定區域，所述固定區域連接於兩個所述彎折區域之間，所述第一硬性增層基板形成於所述固定區域，所述第一硬性增層基板內形成有第一收容凹槽，所述軟硬結合電路板具有多個第一電性接觸墊；以及將第一晶片封裝於所述軟硬結合電路板，所述第一晶片收容於所述第一收容凹槽內，所述第一晶片具有多個與所述第一電性接觸墊一一對應的電極墊，每個所述第一電性接觸墊與對應的一個電極墊相互導通。
本技術方案提供的封裝結構及其製作方法，直接將晶片封裝於性能良好的軟硬結合電路板的硬性部分，從而可以解決現有技術中將晶片封裝於封裝基板形成元件後在封裝於電路板工藝複雜的問題及工藝複雜而產生的產品良率較低的問題，也可以解決由於晶片封裝於軟性電路板僅能用於較少腳數的晶片的封裝的問題。並且，形成的封裝結構由於軟硬結合電路板具有軟性部分，可以輕易的因應不同產品之需要可以很有彈性的做各式的組裝，包括撓折、彎曲、繞開避位等，又可以減少尺寸和節省佔據空間。進一步地，本技術方案提供的封裝結構，由於軟硬結合電路板的硬性增層基板內形成有用於收容晶片的收容槽，可以將晶片收容於所述的收容槽內，從而可以節省封裝結構佔據的空間。
10、20、11、21．．．封裝結構
110．．．軟性電路板
111．．．第一絕緣層
1111．．．第一表面
1112．．．第二表面
112．．．第一導電線路
113．．．第二導電線路
114．．．彎折區域
115．．．固定區域
116．．．封裝區域
117、1131、1171．．．第一電性接觸墊
120．．．第一膠片
130．．．第一銅箔
140．．．第二膠片
150．．．第二銅箔
131．．．第一外層導電線路
161．．．第一防焊層
1611．．．第一開口
101．．．導電孔
151．．．第二外層導電線路
1511、1172．．．第二電性接觸塾
162．．．第二防焊層
1621．．．第二開口
171．．．第一收容凹槽
172．．．第二收容凹槽
118．．．第一硬性增層基板
119．．．第二硬性增層基板
200．．．第一晶片
210．．．第一晶片本體
220．．．第一電極墊
300．．．第二晶片
310．．．第二晶片本體
320．．．第二電極墊
230．．．封裝膠體
240．．．第一鍵合線
250．．．焊球
340．．．第二鍵合線
圖1是本技術方案實施例提供的軟性電路板的剖面示意圖。
圖2是本技術方案實施例提供的第一膠層、第二膠層、第一銅箔和第二銅箔的剖面示意圖。
圖3是本技術方案實施例提供的依次壓合第一銅箔、第一膠層、軟性電路板、第二膠層及第二銅箔後，並將第一銅箔和第二銅箔製作形成外層導電線路後的剖面示意圖。
圖4是本技術方案實施例的封裝結構的剖面示意圖。
圖5是本技術方案提供的另一封裝結構的剖面示意圖。
圖6是本技術方案提供的又一封裝結構的剖面示意圖。
圖7是本技術方案提供的又一封裝結構的剖面示意圖。
下面結合附圖及實施例對本技術方案提供的封裝結構及其製作方法作進一步說明。
本技術方案提供的封裝結構的製作方法包括如下步驟：
第一步，請一併參閱圖1至5，製作一個軟硬結合電路板100。
所述軟硬結合電路板100的製作具體包括如下步驟：
首先，請參閱圖1，提供一個軟性電路板110。
軟性電路板110為製作有導電線路的電路板。軟性電路板110可以為單面電路板也可以為雙面電路板。本實施例中，以軟性電路板110為雙面電路板為例進行說明。軟性電路板110包括第一絕緣層111、第一導電線路112及第二導電線路113。第一絕緣層111包括相對的第一表面1111和第二表面1112，第一導電線路112形成於第一絕緣層111的第一表面1111，第二導電線路113形成於第一絕緣層111的第二表面1112。軟性電路板110包括固定區域115、連接於固定區域115相對兩側的彎折區域114以及位於所述固定區域115內的封裝區域116。彎折區域114用於形成軟硬結合電路板板的彎折區相對應。固定區域115用於與硬性電路板相互固定連接。所述封裝區域116與後續封裝的晶片相對應。所述封裝區域116內不設置有第一導電線路112和第二導電線路113。
其次，在軟性電路板110的固定區域115的兩側分別形成第一硬性增層基板118及第二硬性增層基板119。
本實施例中，以第一硬性增層基板118及第二硬性增層基板119為僅包括一層介電層及一層導電線路的硬性增層基板為例來進行說明。
具體地，請一併參閱圖2及圖3，先提供第一膠片120、第一銅箔130、第二膠片140及第二銅箔150，第一膠片120和第二膠片140的形狀與軟性電路板110的固定區域115的形狀相對應。
本實施例中，第一膠片120和第二膠片140均為為半固化膠片（prepreg，PP）。所述第一膠片120和第二膠片140內均形成有與封裝區域116形狀相對應的開口。
再請參閱圖3，依次堆疊並壓合第一銅箔130、第一膠片120、軟性電路板110、第二膠片140及第二銅箔150，第一膠片120和第二膠片140均與軟性電路板110的固定區域115相對應。
所述第一膠片120和第二膠片140壓合後固化發生硬化，從而使得軟性電路板110的固定區域115對應部分成為軟硬結合電路板的硬性區域。
再將第一銅箔130製作形成第一外層導電線路131，將第二銅箔150製作形成第二外層導電線路151，將位於封裝區域116兩側的第一銅箔130和第二銅箔150同時蝕刻去除。位於軟性電路板110封裝區域116的一側的第一膠片120的開口形成第一收容凹槽171，位於軟性電路板110的封裝區域116的另一側的第二膠片140的開口形成第二收容凹槽172。
並在第一外層導電線路131一側形成第一防焊層161，在第二外層導電線路151的一側形成第二防焊層162。
將第一銅箔130和第二銅箔150製作形成導電線路可以採用影像轉移工藝及蝕刻工藝。在形成第一外層導電線路131和第二外層導電線路151之前，還可以包括製作電導通第一外層導電線路131和第一導電線路112的導電孔101，以及製作電導通第二外層導電線路151及第二導電線路113的導電孔101的步驟。
所述第一外層導電線路131包括多個第一電性接觸墊1311，所述第一防焊層161具有多個第一開口1611，每個第一電性接觸墊1311從對應的第一開口1611露出。所述第二外層導電線路151包括多個第二電性接觸墊1511，所述第二防焊層162具有多個第二開口1621，每個第二電性接觸墊1511從對應的第二開口1621露出。
可以理解的是，在壓合第一銅箔130、第一膠片120、軟性電路板110、第二膠片140及第二銅箔150之前，可以軟性電路板110的彎折區域114的相對的兩側貼合可剝型膠片。可剝型膠片的形狀均與彎折區域的形狀相對應，即可剝型膠片剛好能覆蓋彎折區域。從而在進行蝕刻過程中，彎折區域114內的導電線路不能與蝕刻藥水相接觸，從而避免了導電線路被腐蝕。在形成第一外層導電線路131和第二外層導電線路151之後，可以將可剝型膠片從彎折區域114去除。
另外，如果在壓合第一銅箔130、第一膠片120、軟性電路板110、第二膠片140及第二銅箔150之前，彎折區域114的相對的兩側貼合可剝型膠片，第一膠片120和第二膠片140的形狀也可以與軟性電路板的形狀相同，並在製作完成第一外層導電線路131和第二外層導電線路151之後，通過開蓋的方式，將彎折區域114對應的第一膠片120、第二膠片140及可剝型膠片一併去除。
可以理解的是，軟硬結合電路板100未形成第一防焊層161和第二防焊層162之前，還可以繼續進行增層製作，以得到包括更多介電層及導電線路層的硬性增層基板。並且，也可以僅在軟性電路板110的一側進行增層製作。
另外，所述軟硬結合電路板100也可以僅包括第一收容凹槽171，而不包括第二收容凹槽172。即在軟硬結合電路板的製作過程中，第二膠片140內並不形成有與封裝區域116相對應的開口，而僅在第一膠片120內形成開口，從而經過壓合及外層導電線路製作之後，僅在軟硬結合電路板100中形成一個收容凹槽。
本實施例中，第一硬性增層基板118包括第一膠片120固化後形成的介電層及第一外層導電線路131，第二硬性增層基板119包括第二膠片140固化後形成的介電層及第二外層導電線路151。
進一步的，當軟硬結合電路板100的硬性部分的第一硬性增層基板118和第二硬性增層基板119包括多層導電線路及多層基板層時，形成的收容凹槽也可以不延伸至軟性線路板的表面，而僅貫穿部分的第一硬性增層基板118和第二硬性增層基板119。
可以理解的是，所述軟硬結合電路板100的製作方法不限於本實施例提供的方式。現有技術中用於製作軟硬結合電路板的方式都可以用於軟硬結合電路板100的製作。
第二步，請參閱圖4，在軟硬結合電路板100的第一收容凹槽171內封裝第一晶片200，在第二收容凹槽172內封裝第二晶片300，從而得到封裝結構10。
所述第一晶片200包括第一晶片本體210、形成於第一晶片本體210表面的第一電極墊220。所述第二晶片300包括第二晶片本體310、形成於第二晶片本體310表面的第二電極墊320。所述第一晶片200和第二晶片300可以採用打線的方式封裝於軟硬結合電路板100。具體地：先採用封裝膠體230將第一晶片200固定於軟硬結合電路板100的第一收容凹槽171內，將第二晶片300固定於軟硬結合電路板100的第二收容凹槽172內。然後，採用打線的方式在每個第一電性接觸墊1311和對應的一個第一電極墊220之間形成第一鍵合線240。在每個第二電性接觸墊1511和對應的一個第二電極墊320之間形成第二鍵合線340。最後，還可以通過封裝膠體將第一晶片200及第一鍵合線240包覆起來，以對第一晶片200及第一鍵合線240進行保護。還可以通過封裝膠體將第二晶片300及第二鍵合線340包覆起來，以對第二晶片300及第二鍵合線340進行保護。
請參閱圖5，本技術方案第二實施例也提供一種封裝結構20的製作方法，所述封裝結構的製作方法與第一實施例提供的封裝結構的製作方法相近，不同之處在於，所述軟性電路板110的封裝區域116設置有第一電性接觸墊117，所述第一電性接觸墊117可以設置於軟性電路板110的導電線路層內。在形成第一收容凹槽171時，所述第一電性接觸墊117從第一收容凹槽171露出。在進行晶片封裝時，所述第一晶片200也可以採用覆晶封裝的方式封裝於軟硬結合電路板100，從而得到封裝結構20。多個第一電性接觸墊117的分佈較為密集，並且每個電極墊與一個第一電性接觸墊117相對應。從而每個第一電性接觸墊117與對應的電極墊之間可以採用焊球250進行電導通。並且，可以在第一晶片200與軟硬結合電路板100之間填充封裝膠體，以使得第一晶片200與軟硬結合電路板100緊密結合。
本實施例中，所述收容凹槽也可以形成於軟性電路板110的相對兩側，從而可以在軟性電路板110的相對兩側均封裝晶片。進一步地，當軟硬結合電路板100的硬性部分具有多層導電線路及多層介電層時，形成的收容凹槽也可以不延伸至軟性線路板的表面，而僅貫穿部分的硬性增層基板，所述第一電性接觸墊117形成於硬性增層基板的導線線路內，並從收容凹槽的底部露出。
可以理解的是，本技術方案提供的封裝結構，還可以在晶片表面形成散熱片等結構，以對晶片進行散熱。
請參閱圖4，本技術方案第三實施例提供一種封裝結構10，所述封裝結構10包括軟硬結合電路板100、封裝於軟硬結合電路板100的第一晶片200和第二晶片300。
所述軟硬結合電路板100包括軟性電路板110及層壓於軟性電路板110的固定區域相對兩側的第一硬性增層基板118和第二硬性增層基板119。所述第一硬性增層基板118內第一收容凹槽171，所述第二硬性增層基板119內具有第二收容凹槽172，所述第一晶片200收容於所述第一收容凹槽171內，所述第二晶片300收容於所述第二收容凹槽172內。所述第一硬性增層基板118具有第一外層導電線路131，所述第一外層導電線路131包括多個第一電性接觸墊1311。所述第一晶片200具有多個第一電極墊220，每個第一電極墊220與對應的第一電性接觸墊1311通過第一鍵合線240相互導通。所述第二硬性增層基板119具有第二外層導電線路151，所述第二外層導電線路151包括多個第二電性接觸墊1511。所述第二晶片300具有多個第二電極墊320，每個第二電極墊320與對應的第二電性接觸墊1511通過第二鍵合線340相互導通。本實施例中，所述第一收容凹槽171貫穿第一硬性增層基板118，第二收容凹槽172貫穿第二硬性增層基板119，即第一收容凹槽171和第二收容凹槽172均延伸至軟硬結合電路板100的軟性電路板110的表面。
可以理解的是，所述封裝結構10也可以僅封裝有一個晶片，而僅在第一硬性增層基板118或第二硬性增層基板119內形成一個收容凹槽。
本實施例提供的封裝結構也可以為圖6所示的封裝結構11。所述封裝結構11包括軟硬結合電路板100、封裝於軟硬結合電路板100的第一晶片200和第二晶片300。
所述軟硬結合電路板100包括軟性電路板110及層壓於軟性電路板110的固定區域相對兩側的第一硬性增層基板118和第二硬性增層基板119。所述第一硬性增層基板118內第一收容凹槽171，所述第二硬性增層基板119內具有第二收容凹槽172，所述第一晶片200收容於所述第一收容凹槽171內，所述第二晶片300收容於所述第二收容凹槽172內。所述第一硬性增層基板118和第二硬性增層基板119均為包括多層導電線路層和多層介電層的多層基板。所述第一收容凹槽171僅延伸至部分第一硬性增層基板118，所述第二收容凹槽172僅延伸至部分第二硬性增層基板119。
可以理解的是，所述封裝結構11也可以僅封裝有一個晶片，而僅在第一硬性增層基板118或第二硬性增層基板119內形成一個收容凹槽。所述收容凹槽僅延伸至部分的第一硬性增層基板118或第二硬性增層基板119內。請參閱圖5，本技術方案第四實施例提供一種封裝結構20，所述封裝結構10包括軟硬結合電路板100、封裝於軟硬結合電路板100的第一晶片200和第二晶片300。
所述軟硬結合電路板100包括軟性電路板110及層壓於軟性電路板110的固定區域相對兩側的第一硬性增層基板118和第二硬性增層基板119。所述第一硬性增層基板118內第一收容凹槽171，所述第一晶片200收容於所述第一收容凹槽171內。本實施例中，所述第一收容凹槽171貫穿第一硬性增層基板118，即第一收容凹槽171延伸至軟硬結合電路板100的軟性電路板110的表面。
所述軟性電路板110具有第一導電線路112和第二導電線路113。所述第一導電線路112包括多個第一電性接觸墊117。所述第一電性接觸墊117從所述第一收容凹槽171底部露出。第一晶片200具有多個電極墊，多個第一電性接觸墊117的分佈較為密集，並且每個電極墊與一個第一電性接觸墊117相對應。從而每個第一電性接觸墊117與對應的電極墊之間可以採用焊球250進行電導通。並且，可以在第一晶片200與軟硬結合電路板100之間填充封裝膠體，以使得第一晶片200與軟硬結合電路板100緊密結合。
可以理解的是，所述封裝結構10也可以封裝有兩個晶片，即在第一硬性增層基板118和第二硬性增層基板119內均形成收容凹槽，從而封裝兩個晶片。
本實施例提供的封裝結構也可以為圖7所示的封裝結構21。所述封裝結構21包括軟硬結合電路板100、封裝於軟硬結合電路板100的第一晶片200和第二晶片300。
所述軟硬結合電路板100包括軟性電路板110及層壓於軟性電路板110的固定區域相對兩側的第一硬性增層基板118和第二硬性增層基板119。所述第一硬性增層基板118內第一收容凹槽171，所述第二硬性增層基板119內具有第二收容凹槽172，所述第一晶片200收容於所述第一收容凹槽171內，所述第二晶片300收容於所述第二收容凹槽172內。所述第一硬性增層基板118和第二硬性增層基板119均為包括多層導電線路層和多層介電層的多層基板。所述第一收容凹槽171僅延伸至部分第一硬性增層基板118，所述第二收容凹槽172僅延伸至部分第二硬性增層基板119。所述第一硬性增層基板118的部分導電線路從第一收容凹槽171底部露出，形成第一電性接觸墊1171。所述第二硬性增層基板119的部分導電線路從第二收容凹槽172底部露出，形成第二電性接觸墊1172。所述第一晶片200具有多個電極墊，並且每個電極墊與一個第一電性接觸墊1171相對應。從而每個第一電性接觸墊1171與對應的電極墊之間可以採用焊球250進行電導通。所述第二晶片300具有多個電極墊，並且每個電極墊與一個第二電性接觸墊1172相對應。從而每個第二電性接觸墊1172與對應的電極墊之間可以採用焊球250進行電導通。
可以理解的是，所述封裝結構21也可以僅封裝有一個晶片，而僅在第一硬性增層基板118或第二硬性增層基板119內形成一個收容凹槽。所述收容凹槽僅延伸至部分的第一硬性增層基板118或第二硬性增層基板119內。
本技術方案提供的封裝結構及其製作方法，直接將晶片封裝於性能良好的軟硬結合電路板的硬性部分，從而可以解決現有技術中將晶片封裝於封裝基板形成元件後在封裝於電路板工藝複雜的問題及工藝複雜而產生的產品良率較低的問題，也可以解決由於晶片封裝於軟性電路板僅能用於較少腳數的晶片的封裝的問題。並且，形成的封裝結構由於軟硬結合電路板具有軟性部分，可以輕易的因應不同產品之需要可以很有彈性的做各式的組裝，包括撓折、彎曲、繞開避位等，又可以減少尺寸和節省佔據空間。
進一步地，本技術方案提供的封裝結構，由於軟硬結合電路板的硬性增層基板內形成有用於收容晶片的收容槽，可以將晶片收容於所述的收容槽內，從而可以節省封裝結構佔據的空間。惟，以上所述者僅為本發明之較佳實施方式，自不能以此限制本案之申請專利範圍。舉凡熟悉本案技藝之人士爰依本發明之精神所作之等效修飾或變化，皆應涵蓋於以下申請專利範圍內。
10．．．封裝結構
1131．．．第一電性接觸墊
1511．．．第二電性接觸墊
171．．．第一收容凹槽
172．．．第二收容凹槽
200．．．第一晶片
210．．．第一晶片本體
220．．．第一電極墊
300．．．第二晶片
310．．．第二晶片本體
320．．．第二電極墊
230．．．封裝膠體
240．．．第一鍵合線
340．．．第二鍵合線

Claims (13)

  1. 一種封裝結構，其包括軟硬結合電路板及封裝於所述軟硬結合電路板的第一晶片，所述軟硬結合電路板包括軟性電路板及形成於軟性電路板一側的第一硬性增層基板，所述軟性電路板包括包括相互連接並一體成型的兩個彎折區域和一個固定區域，所述固定區域連接於兩個所述彎折區域之間，所述第一硬性增層基板形成於所述固定區域，所述第一硬性增層基板內形成有第一收容凹槽，所述第一晶片收容於所述第一收容凹槽內，所述軟硬結合電路板具有多個第一電性接觸墊，所述第一晶片具有多個與所述第一電性接觸墊一一對應的電極墊，每個所述第一電性接觸墊與對應的一個電極墊相互導通。
  2. 如請求項第1項所述的封裝結構，其中，所述第一收容凹槽貫穿所述第一硬性增層基板，所述第一電性接觸墊形成於所述第一硬性增層基板，每個所述電極墊與對應的一個第一電性接觸墊通過鍵合線相互導通。
  3. 如請求項第1項所述的封裝結構，其中，所述第一收容凹槽貫穿所述第一硬性增層基板，所述第一電性接觸墊形成於所述軟性電路板並從所述第一收容凹槽底部露出，每個所述第一電性接觸墊與對應的一個電極墊之間通過焊球相互導通。
  4. 如請求項第1項所述的封裝結構，其中，所述第一收容凹槽僅延伸至部分所述第一硬性增層基板內，所述第一電性接觸墊形成於所述第一硬性增層基板，每個所述電極墊與對應的一個第一電性接觸墊通過鍵合線相互導通。
  5. 如請求項第1項所述的封裝結構，其中，所述第一收容凹槽僅延伸至部分所述第一硬性增層基板內，所述第一電性接觸墊形成於所述第一硬性增層基板並從所述第一收容凹槽底部露出，每個所述第一電性接觸墊與對應的一個電極墊之間通過焊球相互導通。
  6. 如請求項第1項所述的封裝結構，其中，所述軟硬結合電路板還包括形成於軟性電路板的固定區域的另一側的第二硬性增層基板，所述第二硬性增層基板內形成有第二收容凹槽，所述封裝結構還包括第二晶片，所述第二晶片收容於所述第二收容凹槽內，所述軟硬結合電路板具有多個第二電性接觸墊，所述第二晶片具有多個與所述第二電性接觸墊一一對應的電極墊，每個所述第二電性接觸墊與對應的一個電極墊相互導通。
  7. 如請求項第6項所述的封裝結構，其中，所述第二收容凹槽貫穿所述第二硬性增層基板，所述第二電性接觸墊形成於所述第二硬性增層基板，每個所述電極墊與對應的一個第二電性接觸墊通過鍵合線相互導通。
  8. 如請求項第6項所述的封裝結構，其中，所述第二收容凹槽貫穿所述第二硬性增層基板，所述第二電性接觸墊形成於所述軟性電路板並從所述第二收容凹槽底部露出，每個所述第二電性接觸墊與對應的一個電極墊之間通過焊球相互導通。
  9. 如請求項第6項所述的封裝結構，其中，所述第二收容凹槽僅延伸至部分所述第二硬性增層基板內，所述第二電性接觸墊形成於所述第二硬性增層基板，每個所述電極墊與對應的一個第二電性接觸墊通過鍵合線相互導通。
  10. 如請求項第6項所述的封裝結構，其中，所述第二收容凹槽僅延伸至部分所述第俄硬性增層基板內，所述第二電性接觸墊形成於所述第二硬性增層基板並從所述第二收容凹槽底部露出，每個所述第二電性接觸墊與對應的一個電極墊之間通過焊球相互導通。
  11. 一種封裝結構的製作方法，包括步驟：
    製作一個軟硬結合電路板，所述軟硬結合電路板包括軟性電路板及形成於軟性電路板一側的第一硬性增層基板，所述軟性電路板包括包括相互連接並一體成型的兩個彎折區域和一個固定區域，所述固定區域連接於兩個所述彎折區域之間，所述第一硬性增層基板形成於所述固定區域，所述第一硬性增層基板內形成有第一收容凹槽，所述軟硬結合電路板具有多個第一電性接觸墊；以及
    將第一晶片封裝於所述軟硬結合電路板，所述第一晶片收容於所述第一收容凹槽內，所述第一晶片具有多個與所述第一電性接觸墊一一對應的電極墊，每個所述第一電性接觸墊與對應的一個電極墊相互導通。
  12. 如請求項第11項所述的封裝結構的製作方法，其中，所述軟硬結合電路板還包括形成於軟性電路板的另一側的第二硬性增層基板，所述第二硬性增層基板內形成有第二收容凹槽，所述軟硬結合電路板還具有多個第二電性接觸墊，所述封裝結構的製作方法還包括將第二晶片封裝於所述軟硬結合電路板，所述第二晶片收容於所述第二收容凹槽內，所述第二晶片具有多個與所述第二電性接觸墊一一對應的電極墊，每個所述第二電性接觸墊與對應的一個電極墊相互導通。
  13. 如請求項第11項所述的封裝結構的製作方法，其中，每個所述第一電性接觸墊與對應的一個電極墊通過鍵合線或者焊球相互導通。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI761060B (zh) * 2021-02-03 2022-04-11 南茂科技股份有限公司 薄膜覆晶封裝結構
TWI855585B (zh) * 2022-10-18 2024-09-11 大陸商宏啟勝精密電子（秦皇島）有限公司 電路板組件的製作方法以及電路板組件

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106033753B (zh) * 2015-03-12 2019-07-12 恒劲科技股份有限公司 封装模块及其基板结构

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003332743A (ja) * 2002-05-14 2003-11-21 Olympus Optical Co Ltd リジットフレキシブル基板
KR101044200B1 (ko) * 2009-09-25 2011-06-28 삼성전기주식회사 리지드-플렉서블 회로기판 및 그 제조방법
CN102487577B (zh) * 2010-12-01 2014-02-05 富葵精密组件(深圳)有限公司 软硬结合电路板的制作方法
KR20120069452A (ko) * 2010-12-20 2012-06-28 삼성전기주식회사 전자부품 내장형 리지드-플렉서블 인쇄회로기판의 제조방법
CN102740612B (zh) * 2011-04-13 2014-11-05 富葵精密组件(深圳)有限公司 软硬结合电路板的制作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI761060B (zh) * 2021-02-03 2022-04-11 南茂科技股份有限公司 薄膜覆晶封裝結構
TWI855585B (zh) * 2022-10-18 2024-09-11 大陸商宏啟勝精密電子（秦皇島）有限公司 電路板組件的製作方法以及電路板組件

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