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KR100963201B1 - 칩 내장형 기판 및 그의 제조 방법 - Google Patents

칩 내장형 기판 및 그의 제조 방법 Download PDF

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KR100963201B1
KR100963201B1 KR1020080023454A KR20080023454A KR100963201B1 KR 100963201 B1 KR100963201 B1 KR 100963201B1 KR 1020080023454 A KR1020080023454 A KR 1020080023454A KR 20080023454 A KR20080023454 A KR 20080023454A KR 100963201 B1 KR100963201 B1 KR 100963201B1
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holes
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이성규
강남기
김준철
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전자부품연구원
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Publication date
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Abstract

본 발명은 칩 내장형 기판 및 그의 제조 방법에 관한 것으로, 금속박에 미리 관통홀들을 형성하여, 칩과 관통홀들의 정렬을 정밀 및 신속하게 할 수 있어, 칩 내장형 기판의 제조 수율을 향상시킬 수 있게 된다.
더불어, 본 발명은 칩의 열 팽창 계수와 금속박의 열팽창 계수 사이의 열팽창 계수를 갖는 물질로 금속박과 칩을 접착함으로써, 칩과 금속박의 열팽창 계수의 차이로 인한 신뢰성 저하를 감소시킬 수 있는 장점이 있는 것이다.
칩, 동박, 관통홀, 내장, 접착, 정렬

Description

칩 내장형 기판 및 그의 제조 방법{ Substrate embedded chip and method of manufactruing the same }
본 발명은 칩과 관통홀들의 정렬을 정밀 및 신속하게 할 수 있어, 제조 수율을 향상시킬 수 있는 칩 내장형 기판 및 그의 제조 방법에 관한 것이다.
최근의 기술동향을 보면 전자 관련 산업 시장의 급속한 확장 및 이동형 제품의 수요 증가로 인해 고속, 고성능, 고집적의 IT 컨버전스 제품에 대한 수요가 팽창하고 있다.
이런 제품에 대한 수요의 증가는 제품군이 경박단소화를 추구하며 동시에 고기능을 요구하고 있다.
인쇄회로기판기술에 있어 이러한 기술과 맞물려 제한된 설계 공간에서 표면에 실장되어지는 기능형 칩들의 수는 계속해서 증가하며 이를 3차원적으로 얇게 형성하려는 필요가 증가하고 있다.
일반적으로 반도체가 PCB 위에 패키징되어지는 공정은 칩을 기판에 올려놓고 금 와이어로 본딩하여 연결하거나 플립칩 범프를 사용하는 COB(Chip On Board) 형태로 기판과 접속시킨다.
따라서, 조립이 완성된 패키징 제품은 기판의 두께에 조립되어지는 칩의 두께 때문에 더욱더 증가하게 된다.
전통적인 패키징 방법은 기판 상부에 금속 와이어나 플립칩 범프를 이용하여 기판 상부에 실장하는 방법으로 이루어진다.
그러나, 제품에서 요구되어지는 기능이 증가할수록 제한된 면적에 더욱더 많은 기능성 칩을 실장해야 하는데 종래에는 이를 해결하기 위해 PoP(Package On Package)나 PIP(Package In Package) 등의 방법으로 칩을 3차원적으로 패키징하는 기술이 발전해 왔다.
기존의 반도체 패키징 방법은 기판의 표면 상부에 칩을 실장하는 방법으로 사용되어져 왔는데, 이런 방법은 칩이 실장되는 공간을 활용하지 못하게 된다.
최근 들어 칩을 기판내에 내장하여 공간 활용도를 높이는 방법이 등장하였는데, 이런 칩 내장형 기판 기술의 경우 칩을 기판에 먼저 내장시키고 레이저나 플라즈마 등으로 연결부위를 가공하여 도금방법으로 형성시킨다.
도 1a 내지 1c는 종래 기술에 따른 칩 내장형 기판을 제조하는 방법을 설명하기 위한 개략적인 단면도로서, 먼저, 상부에 입출력 단자들(11)이 형성된 칩(10)을 기판(20)에 내장시킨다.(도 1a)
그 후, 상기 기판(20)을 선택적으로 제거하여, 상기 칩(10)의 입출력 단자 들(11) 각각을 노출시키는 복수개의 개구들(21)을 형성한다.(도 1b)
그 다음, 상기 복수개의 개구들(21)에 노출된 상기 칩(10)의 입출력 단자들(11) 각각에 도금하여 패드들(30)을 형성한다.(도 1c)
이런, 기존의 칩 내장형 기판 기술은 칩과 기판의 위치 정합도가 매우 중요하다.
즉, 기존의 칩 내장형 기판의 제조 방법 중, 기판을 선택적으로 제거하여, 칩의 입출력 단자들 각각을 노출시키는 복수개의 개구들을 형성할 때, 레이저로 칩의 입출력 단자들의 위치를 정확하게 맞추어서 개구들을 형성하기가 어려워 제조 수율을 높일 수 없는 문제점이 있다.
본 발명은 칩과 기판의 위치가 일치되지 않는 과제를 해결하는 것이다.
본 발명의 바람직한 제 1 양태(樣態)는,
복수개의 관통홀들이 각각 형성된 금속박(箔) 패턴들과;
상기 금속박 패턴들에 접착되고, 상기 복수개의 관통홀들 각각에 대응되는 위치에 형성되어 있는 입출력 단자들을 갖는 칩과;
상기 칩을 감싸며, 상기 금속박 상부에 형성된 실링제와;
상기 복수개의 관통홀들 각각을 통하여 상기 입출력 단자들에 연결되어 있는 패드들로 구성된 칩 내장형 기판이 제공된다.
본 발명의 바람직한 제 2 양태(樣態)는,
캐비티(Cavity)가 형성되어 있고, 상기 캐비티 하부가 관통된 제 1 관통홀들이 형성되어 있고, 상기 캐비티의 측면이 관통된 제 2 관통홀들이 형성되어 있는 틀과;
상기 틀의 캐비티 내부의 바닥면에 접착되어 있는 칩과;
상기 제 1과 2 관통홀들을 통하여 상기 칩의 입출력 단자들 각각에 연결되며, 상기 틀 상부에 형성된 패드들로 구성된 칩 내장형 기판이 제공된다.
본 발명의 바람직한 제 3 양태(樣態)는,
복수개의 관통홀들이 형성된 동박을 준비하는 단계와;
상기 동박의 복수개의 관통홀들에 칩의 입출력 단자들을 정렬시키는 단계와;
상기 정렬된 동박과 상기 칩을 접착제로 접착시키는 단계와;
상기 칩을 감싸는 실링제를 상기 동박 상부에 형성하는 단계와;
상기 동박의 복수개의 관통홀들 각각의 내부로 상기 칩의 입출력 단자들을 노출시키는 단계와;
상기 칩의 입출력 단자들과 연결된 도전성 박막을 상기 동박의 하부에 형성하는 단계와;
상기 도전성 박막 및 동박을 패터닝하여, 상기 칩의 입출력 단자들에 연결된 패드들을 형성하는 단계로 구성된 칩 내장형 기판의 제조 방법이 제공된다.
본 발명의 바람직한 제 4 양태(樣態)는,
복수개의 관통홀들이 형성된 동박을 준비하는 단계와;
상기 동박의 복수개의 관통홀들에 칩의 입출력 단자들을 정렬시키는 단계와;
상기 정렬된 동박과 상기 칩을 접착제로 접착시키는 단계와;
상기 칩을 감싸는 실링제를 상기 동박 상부에 형성하는 단계와;
상기 동박의 복수개의 관통홀들 각각의 내부로 상기 칩의 입출력 단자들을 노출시키는 단계와;
상기 칩의 입출력 단자들과 연결된 도전성 박막을 상기 동박의 하부에 형성하는 단계와;
상기 도전성 박막 및 동박을 패터닝하여, 상기 칩의 입출력 단자들에 연결된 패드들을 형성하는 단계로 구성된 칩 내장형 기판의 제조 방법이 제공된다.
본 발명의 바람직한 제 5 양태(樣態)는,
칩이 안착될 수 있는 캐비티(Cavity)가 형성되어 있고, 상기 캐비티 하부가 관통된 제 1 관통홀들이 형성되어 있고, 상기 캐비티의 측면이 관통된 제 2 관통홀들이 형성되어 있는 틀을 준비하는 단계와;
상기 틀의 캐비티 내부의 바닥면에 접착제를 개재시키고 입출력 단자들이 구 비된 칩을 접착시키는 단계와;
상기 제 1 관통홀들 각각의 내부로 상기 칩의 입출력 단자들을 노출시키는 단계와;
상기 제 1 관통홀들을 통하여 상기 칩의 입출력 단자들에 연결된 제 1 도전성 박막을 상기 틀 하부에 형성하고, 상기 제 2 관통홀들을 통하여 상기 제 1 도전성 박막에 연결된 제 2 도전성 박막을 상기 틀 상부에 형성하는 단계와;
상기 제 1과 2 도전성 박막을 패터닝하여, 상기 칩의 입출력 단자들에 연결된 패드들을 상기 틀 상부에 형성하는 단계로 구성된 칩 내장형 기판의 제조 방법이 제공된다.
본 발명은 금속박에 미리 관통홀들을 형성하여, 칩과 관통홀들의 정렬을 정밀 및 신속하게 할 수 있어, 칩 내장형 기판의 제조 수율을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 칩의 열 팽창 계수와 금속박의 열팽창 계수 사이의 열팽창 계수를 갖는 물질로 금속박과 칩을 접착함으로써, 칩과 금속박의 열팽창 계수의 차이로 인한 신뢰성 저하를 감소시킬 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음 과 같다.
도 2a 내지 2g는 본 발명의 제 1 실시예에 따른 칩 내장형 기판을 제조하는 방법을 설명하기 위한 개략적인 단면도로서, 복수개의 관통홀들(110)이 형성된 동박(100)을 준비한다.(도 2a)
여기서, 상기 동박(100)을 예를 들어 설명하지만, 도전성이 유지되는 금속박(箔), 즉, 금속 필름, 금속이 코팅된 필름을 사용해도 된다.
그 후, 상기 동박(100)의 복수개의 관통홀들(110)에 칩(200)의 입출력 단자들(10)을 정렬시킨다.(도 2b)
상기 동박(100)의 복수개의 관통홀들(110)의 폭(W1)은 상기 칩(200)의 입출력 단자들(210)의 폭(W2)보다 작은 것이 바람직하다.
이어서, 상기 정렬된 동박(100)과 상기 칩(200)을 접착제(300)로 접착시킨다.(도 2c)
이때, 상기 접착제(300)는 상기 동박(100)의 복수개의 관통홀들(110) 내부에 채워지게 된다.
그리고, 상기 접착제(300)는 에폭시 계열 물질이나, 상기 칩(200)과 동박(100)의 접착력이 우수한 물질이면 가능하다.
또, 상기 접착제(300)는 상기 칩의 열 팽창 계수와 상기 동박의 열팽창 계수 사이의 열팽창 계수를 갖는 물질인 것이 바람직하다.
계속하여, 상기 칩(200)을 감싸는 실링제(400)를 상기 동박(100) 상부에 형성한다.(도 2d)
이러한, 상기 실링제(400)는 상기 칩(200)을 내부에 내장시키게 되는 것이다.
그러므로, 상기 실링제(400)는 절연성 물질로 이루어진 것으로, 절연성 필름을 상기 칩(200)을 감싸며 상기 동박(100)에 열압착시켜 형성하거나, 또는 절연성 물질을 상기 칩(200)을 감싸며 상기 동박(100)에 도포하여 형성하는 것이 바람직하다.
그 다음, 상기 동박(100)의 복수개의 관통홀들(110) 각각의 내부로 상기 칩(200)의 입출력 단자들(210)을 노출시킨다.(도 2e)
여기서, 상기 동박(100)의 복수개의 관통홀들(110) 각각의 내부에는 전술된 바와 같이, 상기 접착제(300)가 채워져 있으므로, 상기 동박(100)의 복수개의 관통홀들(110) 각각의 내부에서 상기 칩(200)의 입출력 단자들(210)까지 상기 접착제(300)를 제거하면, 상기 칩(200)의 입출력 단자들(210)은 노출되게 된다.
이때, 상기 복수개의 관통홀들(110) 각각의 내부에 있는 접착제(300)를 상기 칩(200)의 입출력 단자들(210)까지 에칭하여 상기 칩(200)의 입출력 단자들(210)을 노출시키는 것이 바람직하다.
그리고, 상기 에칭 용액은 동박은 에칭하지 않고, 접착제만 선택적으로 에칭시킬 수 있는 물질이 바람직하다.
또, 탄산가스 레이저 또는 자외선 레이저를 이용하여 상기 복수개의 관통홀들 각각의 내부에 있는 접착제만 신속하게 제거할 수도 있다.
연이어, 상기 칩(200)의 입출력 단자들(210)에 연결된 도전성 박막(500)을 상기 동박(100)의 하부에 형성한다.(도 2f)
이때, 상기 도전성 박막(500)은 도금 공정으로 형성하는 것이 바람직하다.
마지막으로, 상기 도전성 박막(500) 및 동박(100)을 패터닝하여, 상기 칩(200)의 입출력 단자들(210)에 연결된 패드들(511,512,513,514)을 형성한다.(도 2g)
여기서, 상기 동박(100)을 패터닝하면 동박 패턴들이 형성되고, 각각의 패드들(511,512,513,514)은 전기적으로 격리(Isolation)된다.
전술된 바와 같이, 본 발명의 제 1 실시예에 따른 칩 내장형 기판을 제조하는 방법은 칩의 하부에 외부 인출용 패드들이 형성되어 있는 기판을 제조하는 것이다.
즉, 본 발명에 따른 칩 내장형 기판은 복수개의 관통홀들(110)이 각각 형성된 동박 패턴들과; 상기 동박 패턴들에 접착되고, 상기 복수개의 관통홀들(110) 각각에 대응되는 위치에 형성되어 있는 입출력 단자들(210)을 갖는 칩(200)과; 상기 칩(200)을 감싸며, 상기 동박(100) 상부에 형성된 실링제(400)와; 상기 복수개의 관통홀들(110) 각각을 통하여 상기 입출력 단자들(210)에 연결되어 있는 패드들로 구성된다.
여기서, 본 발명의 제 1 실시예는 상기 패드들(511,512,513,514)이 동박 패턴들 각각의 하부에 형성되어 있는 것이다.
따라서, 본 발명은 금속박에 미리 관통홀들을 형성하여, 칩과 관통홀들의 정렬을 정밀 및 신속하게 할 수 있어, 칩 내장형 기판의 제조 수율을 향상시킬 수 있는 장점이 있다.
또한, 본 발명은 칩의 열 팽창 계수와 금속박의 열팽창 계수 사이의 열팽창 계수를 갖는 물질로 금속박과 칩을 접착함으로써, 칩과 금속박의 열팽창 계수의 차이로 인한 신뢰성 저하를 감소시킬 수 있는 장점이 있다.
한편, 본 발명은 전술된 바와 같이, 칩 내장형 기판으로 기재하였지만, 칩 내장형 소자라고 기재해도 무방하다.
도 3a 내지 3c는 본 발명의 제 2 실시예에 따른 칩 내장형 기판을 제조하는 방법을 설명하기 위한 개략적인 단면도로서, 도 3a와 같이, 제 1 관통홀들(110) 및 상기 제 1 관통홀들(110)의 외측에 배열된 제 2 관통홀들(120)이 형성된 동박(100)을 준비한다.
그 다음, 상기 동박(100)의 제 1 관통홀들(110)에 칩(200)의 입출력 단자들(210)이 대응되도록, 상기 동박(100)과 상기 칩(200)을 접착제(300)로 접착시키고, 상기 칩(200)을 감싸는 실링제(400)를 상기 동박(100) 상부에 형성한 후, 상기 제 2 관통홀들(120) 각각과 연통하는 비아들(410)을 상기 실링제(400)에 형성하고, 상기 동박(100)의 복수개의 관통홀들(110) 각각의 내부로 상기 칩(200)의 입출력 단자들(210)을 노출시킨다.(도 3b)
계속하여, 상기 칩(200)의 입출력 단자들(210)에 연결된 제 1 도전성 박 막(550)을 상기 동박(100)의 하부에 형성하고, 상기 제 2 관통홀들(120) 및 비아들(410)을 통하여 상기 제 1 도전성 박막(550)에 연결된 제 2 도전성 박막(560)을 상기 실링제(400) 상부에 형성한다.(도 3c)
그 후, 상기 제 1과 2 도전성 박막(550,560) 및 상기 동박(100)을 패터닝하여, 상기 칩(200)의 입출력 단자들(210)에 연결된 패드들(561,562)을 상기 실링제(400) 상부에 형성한다.(도 3d)
도 4는 본 발명에 따른 칩 내장형 기판의 다른 구조를 설명하기 위한 개략적인 단면도로서, 입출력 단자(210)는 칩(200)의 일면에 있고, 상기 칩(200)의 타면에 열 방출부(250)가 접촉되어 있고, 상기 열 방출부(250)는 실링제(400) 내부에 존재하도록 구성할 수 있다.
즉, 상기 열 방출부(250)는 통상적인 금속계열의 히트 싱크이거나, 상기 칩(200)보다 열 방출효율이 우수한 물질로 형성할 수 있다.
도 5는 도 4의 칩 내장형 기판의 열 방출부가 노출된 상태를 도시한 개략적인 단면도로서, 본 발명의 칩 내장형 기판은 도 4와 같이, 열 방출부(250)를 내장할 수 있고, 이 열 방출부(250)는 칩(200)에 접촉되어 있으며, 상기 열 방출부(250)의 일부를 실링제(400)로 감싸서 상기 열 방출부(250)를 노출시킨다.
이렇게, 상기 열 방출부(250)가 노출되어 있으면, 상기 칩(200)에서 발생된 열을 더 효율적으로 방출시킬 수 있게 된다.
여기서, 상기 열 방출부(250)는 외부로 노출된 면(面)에 복수개의 돌기들 또는 홈들이 형성되어 있으면, 외부의 공기와 접촉되는 면적이 커지기 때문에 열 방출 효율을 더욱더 증가시킬 수 있다.
도 6은 본 발명에 따른 칩 내장형 기판의 또 다른 구조를 설명하기 위한 개략적인 단면도로서, 본 발명은 칩 내장형 기판을 칩이 안착될 수 있는 틀을 이용하여 형성할 수 있다.
즉, 이 칩 내장형 기판은 캐비티(Cavity)(630)가 형성되어 있고, 상기 캐비티(630) 하부가 관통된 제 1 관통홀들(610)이 형성되어 있고, 상기 캐비티(630)의 측면이 관통된 제 2 관통홀들(620)이 형성되어 있는 틀(600)과; 상기 틀(600)의 캐비티(630) 내부의 바닥면에 접착되어 있는 칩(200)과; 상기 제 1과 2 관통홀들(610,620)을 통하여 상기 칩(200)의 입출력 단자들(210) 각각에 연결되며, 상기 틀(600) 상부에 형성된 패드들(710)로 구성된다.
도 7a 내지 7d는 도 6의 칩 내장형 기판을 제조하는 방법을 설명하기 위한 개략적인 단면도로서, 도 7a에 도시된 바와 같이, 칩이 안착될 수 있는 캐비티(Cavity)(630)가 형성되어 있고, 상기 캐비티(630) 하부가 관통된 제 1 관통홀들(610)이 형성되어 있고, 상기 캐비티(630)의 측면이 관통된 제 2 관통홀들(620)이 형성되어 있는 틀(600)을 준비한다.
상기 틀(600)은 고분자 수지로 성형된 것이 바람직하다.
그 후, 상기 틀(600)의 캐비티(630) 내부의 바닥면에 접착제(300)를 개재시키고 입출력 단자들(210)이 구비된 칩(200)을 접착시킨다.(도 7b)
이때, 상기 칩(200)의 입출력 단자들(210)은 상기 제 1 관통홀들(610)에 대응되어 위치된다.
그 다음, 상기 제 1 관통홀들(610) 각각의 내부로 상기 칩(200)의 입출력 단자들(210)을 노출시킨다.(도 7c)
이어서, 상기 제 1 관통홀들(610)을 통하여 상기 칩(200)의 입출력 단자들(210)에 연결된 제 1 도전성 박막을 상기 틀(600) 하부에 형성하고, 상기 제 2 관통홀들(620)을 통하여 상기 제 1 도전성 박막에 연결된 제 2 도전성 박막을 상기 틀(600) 상부에 형성한다.
계속하여, 상기 제 1과 2 도전성 박막을 패터닝하여, 상기 칩(200)의 입출력 단자들(210)에 연결된 패드들(710)을 상기 틀(600) 상부에 형성한다.(도 7d)
도 8은 본 발명에 따른 칩 내장형 기판의 개략적인 평면도로서, 실링제(400) 상부에는 패드들(590)이 배치된다.
상기 패드들(590)은 칩의 입출력 단자들 각각과 연결되어, 외부와 전기적으로 연결하기 위한 것이다.
그리고, 상기 패드들(590)의 내측으로는 칩이 존재하는 데, 도 8의 도면에서 '810'이 칩이 실장된 영역이다.
본 발명은 구체적인 예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.
도 1a 내지 1c는 종래 기술에 따른 칩 내장형 기판을 제조하는 방법을 설명하기 위한 개략적인 단면도
도 2a 내지 2g는 본 발명의 제 1 실시예에 따른 칩 내장형 기판을 제조하는 방법을 설명하기 위한 개략적인 단면도
도 3a 내지 3c는 본 발명의 제 2 실시예에 따른 칩 내장형 기판을 제조하는 방법을 설명하기 위한 개략적인 단면도
도 4는 본 발명에 따른 칩 내장형 기판의 다른 구조를 설명하기 위한 개략적인 단면도
도 5는 도 4의 칩 내장형 기판의 열 방출부가 노출된 상태를 도시한 개략적인 단면도
도 6은 본 발명에 따른 칩 내장형 기판의 또 다른 구조를 설명하기 위한 개략적인 단면도
도 7a 내지 7d는 도 6의 칩 내장형 기판을 제조하는 방법을 설명하기 위한 개략적인 단면도
도 8은 본 발명에 따른 칩 내장형 기판의 개략적인 평면도

Claims (12)

  1. 복수개의 관통홀들이 각각 형성된 금속박(箔) 패턴들과;
    상기 금속박 패턴들에 접착되고, 상기 복수개의 관통홀들 각각에 대응되는 위치에 형성되어 있는 입출력 단자들을 갖는 칩과;
    상기 칩을 감싸며, 상기 금속박 상부에 형성된 실링제와;
    상기 복수개의 관통홀들 각각을 통하여 상기 입출력 단자들에 연결되어 있는 패드들로 구성된 칩 내장형 기판.
  2. 청구항 1에 있어서,
    상기 패드들은,
    상기 칩 하부에 있는 것을 특징으로 하는 칩 내장형 기판.
  3. 청구항 1에 있어서,
    상기 실링제에는 복수개의 관통홀들이 더 형성되어 있고,
    상기 패드들은,
    상기 금속박 패턴들 각각에 형성된 복수개의 관통홀들과 상기 실링제에 형성된 복수개의 관통홀들을 통하여 상기 입출력 단자들에 연결되어 있으며, 상기 실링제 상부에 있는 것을 특징으로 하는 칩 내장형 기판.
  4. 청구항 1에 있어서,
    상기 칩에 접촉되어 있는 열 방출부가 더 구비되고,
    상기 실링제는 열 방출부의 적어도 일부를 감싸고 있는 것을 특징으로 하는 칩 내장형 기판.
  5. 청구항 1에 있어서,
    상기 칩과 상기 금속박 패턴들은 접착제로 접착되며,
    상기 접착제는,
    상기 칩의 열 팽창 계수와 상기 금속박의 열팽창 계수 사이의 열팽창 계수를 갖는 물질인 것을 특징으로 하는 칩 내장형 기판.
  6. 캐비티(Cavity)가 형성되어 있고, 상기 캐비티 하부가 관통된 제 1 관통홀들이 형성되어 있고, 상기 캐비티의 측면이 관통된 제 2 관통홀들이 형성되어 있는 틀과;
    상기 틀의 캐비티 내부의 바닥면에 접착되어 있는 칩과;
    상기 제 1과 2 관통홀들을 통하여 상기 칩의 입출력 단자들 각각에 연결되며, 상기 틀 상부에 형성된 패드들로 구성된 칩 내장형 기판.
  7. 복수개의 관통홀들이 형성된 동박을 준비하는 단계와;
    상기 동박의 복수개의 관통홀들에 칩의 입출력 단자들을 정렬시키는 단계와;
    상기 정렬된 동박과 상기 칩을 접착제로 접착시키는 단계와;
    상기 칩을 감싸는 실링제를 상기 동박 상부에 형성하는 단계와;
    상기 동박의 복수개의 관통홀들 각각의 내부로 상기 칩의 입출력 단자들을 노출시키는 단계와;
    상기 칩의 입출력 단자들과 연결된 도전성 박막을 상기 동박의 하부에 형성하는 단계와;
    상기 도전성 박막 및 동박을 패터닝하여, 상기 칩의 입출력 단자들에 연결된 패드들을 형성하는 단계로 구성된 칩 내장형 기판의 제조 방법.
  8. 제 1 관통홀들 및 상기 제 1 관통홀들의 외측에 배열된 제 2 관통홀들이 형성된 동박을 준비하는 단계와;
    상기 동박의 제 1 관통홀들에 칩의 입출력 단자들이 대응되도록, 상기 동박과 상기 칩을 접착제로 접착시키고, 상기 칩을 감싸는 실링제를 상기 동박 상부에 형성하는 단계와;
    상기 제 2 관통홀들 각각과 연통하는 비아들을 상기 실링제에 형성하고, 상기 동박의 복수개의 관통홀들 각각의 내부로 상기 칩의 입출력 단자들을 노출시키는 단계와;
    상기 칩의 입출력 단자들에 연결된 제 1 도전성 박막을 상기 동박의 하부에 형성하고, 상기 제 2 관통홀들 및 비아들을 통하여 상기 제 1 도전성 박막에 연결된 제 2 도전성 박막을 상기 실링제 상부에 형성하는 단계와;
    상기 제 1과 2 도전성 박막 및 상기 동박을 패터닝하여, 상기 칩의 입출력 단자들에 연결된 패드들을 상기 실링제 상부에 형성하는 단계로 구성된 칩 내장형 기판의 제조 방법.
  9. 청구항 7 또는 8에 있어서,
    상기 동박의 복수개의 관통홀들의 폭은,
    상기 칩의 입출력 단자의 폭보다 작은 것을 특징으로 하는 칩 내장형 기판의 제조 방법.
  10. 청구항 7 또는 8에 있어서,
    상기 실링제는,
    절연성 필름을 상기 칩을 감싸며 상기 동박에 열압착시켜 형성하거나, 또는 절연성 물질을 상기 칩을 감싸며 상기 동박에 도포하여 형성하는 것을 특징으로 하는 칩 내장형 기판의 제조 방법.
  11. 칩이 안착될 수 있는 캐비티(Cavity)가 형성되어 있고, 상기 캐비티 하부가 관통된 제 1 관통홀들이 형성되어 있고, 상기 캐비티의 측면이 관통된 제 2 관통홀들이 형성되어 있는 틀을 준비하는 단계와;
    상기 틀의 캐비티 내부의 바닥면에 접착제를 개재시키고 입출력 단자들이 구비된 칩을 접착시키는 단계와;
    상기 제 1 관통홀들 각각의 내부로 상기 칩의 입출력 단자들을 노출시키는 단계와;
    상기 제 1 관통홀들을 통하여 상기 칩의 입출력 단자들에 연결된 제 1 도전성 박막을 상기 틀 하부에 형성하고, 상기 제 2 관통홀들을 통하여 상기 제 1 도전성 박막에 연결된 제 2 도전성 박막을 상기 틀 상부에 형성하는 단계와;
    상기 제 1과 2 도전성 박막을 패터닝하여, 상기 칩의 입출력 단자들에 연결된 패드들을 상기 틀 상부에 형성하는 단계로 구성된 칩 내장형 기판의 제조 방법.
  12. 청구항 7,8과 11 중 한 항에 있어서,
    상기 도전성 박막은,
    도금 공정으로 형성하는 것을 특징으로 하는 칩 내장형 기판의 제조 방법.
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