[go: up one dir, main page]

KR101130608B1 - 반도체 패키지 및 그 제조방법 - Google Patents

반도체 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR101130608B1
KR101130608B1 KR1020100014869A KR20100014869A KR101130608B1 KR 101130608 B1 KR101130608 B1 KR 101130608B1 KR 1020100014869 A KR1020100014869 A KR 1020100014869A KR 20100014869 A KR20100014869 A KR 20100014869A KR 101130608 B1 KR101130608 B1 KR 101130608B1
Authority
KR
South Korea
Prior art keywords
circuit pattern
insulating member
opening
forming
semiconductor package
Prior art date
Application number
KR1020100014869A
Other languages
English (en)
Other versions
KR20110095062A (ko
Inventor
이성규
정인원
Original Assignee
정인원
이성규
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 정인원, 이성규 filed Critical 정인원
Priority to KR1020100014869A priority Critical patent/KR101130608B1/ko
Publication of KR20110095062A publication Critical patent/KR20110095062A/ko
Application granted granted Critical
Publication of KR101130608B1 publication Critical patent/KR101130608B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명은 일면과 타면에 반도체 소자와 솔더볼이 각각 부착되는 절연부재와, 상기 절연부재의 내부에 형성되는 회로패턴과, 상기 절연부재의 일면에 형성되며 상기 반도체 소자에 연결된 와이어가 상기 회로패턴에 연결되기 위한 공간을 형성하는 제1개구부, 및 상기 절연부재의 타면에 형성되며, 솔더볼과 상기 회로패턴이 연결되기 위한 공간을 형성하는 제2개구부를 포함하는 반도체 패키지 및 그 제조방법을 개시한다.

Description

반도체 패키지 및 그 제조방법{PRINTED CIRCUIT BOARD ASSEMBLY}
본 발명은 반도체 소자가 실장된 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 패키지(Semiconductor Package)는 반도체 소자를 외부의 물리적, 전기적 충격으로부터 보호하고 반도체 소자를 전자기기와 전기적으로 연결시킴으로써 반도체가 그 기능을 구현하도록 하기 위한 구조를 말하며, 메모리, 주문형 반도체 등 다양한 형태로 구현되고 있다.
이러한 반도체 패키지는 일반적으로 반도체 패키지용 기판에 반도체 소자를 실장시킨 형태를 갖는다. 반도체 패키지용 기판은 절연부재, 전기적 회로를 구성하는 회로패턴, 회로패턴을 땜납으로 보호하기 위한 솔더 레지스트 등 다양한 구성을 갖는다.
반도체 패키지는 컴퓨터, 휴대폰 등 다양한 전자기기에 적용되고 있으며, 기술의 발전에 따라 전자기기는 날로 소형화, 슬림화되고 있는 추세에 있다. 그에 반해, 전자 기기에 적용되는 전자부품은 보다 고집적화되고 있는 바, 반도체 패키지 분야에서 그 사이즈 또는 두께를 줄이기 위한 다양한 노력들이 이루어지고 있다. 아울러, 이와 같이 반도체 패키지의 사이즈 또는 두께를 줄이면서 반도체 패키지의 제조 단가를 감소시키는 것이 요구되고 있는 실정이다.
본 발명은 상기와 같은 점을 감안하여 안출된 것으로서, 반도체 패키지의 두께를 줄이면서 저비용으로 제조 가능한 반도체 패키지의 구조 및 그 제조 방법을 제공하기 위한 것이다.
상기한 과제를 실현하기 위한 본 발명은 일면과 타면에 반도체 소자와 솔더볼이 각각 부착되는 절연부재와, 상기 절연부재의 내부에 형성되는 회로패턴과, 상기 절연부재의 일면에 형성되며 상기 반도체 소자에 연결된 와이어가 상기 회로패턴에 연결되기 위한 공간을 형성하는 제1개구부, 및 상기 절연부재의 타면에 형성되며, 솔더볼과 상기 회로패턴이 연결되기 위한 공간을 형성하는 제2개구부를 포함하는 반도체 패키지를 개시한다.
상기 회로패턴은 상기 절연부재가 반경화된 상태에서 열 프레스 가공에 의해 상기 절연부재의 내부로 매립되어 형성될 수 있다.
상기 절연부재는 상기 회로 패턴을 보호하기 위한 솔더 레지스트로 구현될 수 있다.
상기 제1 및 제2개구부를 통해 노출된 회로패턴에는 산화 방지를 위한 산화 방지막이 형성될 수 있다.
상기 반도체 소자는 서로 적층된 형태로서 복수로 구비 가능하다.
한편, 본 발명은 절연부재의 일면에 회로 패턴을 형성시키는 단계와, 상기 회로 패턴을 상기 절연부재의 내부로 매립시키는 단계와, 상기 절연부재의 일면과 타면에 상기 회로패턴과 절연부재의 외부를 연통시키는 제1 및 제2개구부를 형성시키는 단계, 및 상기 제1개구부를 통해 반도체 소자를 상기 회로패턴에 와이어 본딩하고 상기 제2개구부를 통해 솔더볼을 상기 회로패턴에 연결하는 단계를 포함하는 반도체 패키지의 제조방법을 개시한다.
상기 회로패턴의 매립 단계는, 상기 회로패턴의 일면에 상기 회로패턴의 매립을 가이드하는 가이드 부재를 위치시키는 단계와, 반경화 상태의 상기 절연부재가 상기 회로패턴들 사이의 공간을 통해 유입되어 상기 회로패턴을 덮도록 상기 가이드 부재를 열 프레스시키는 단계를 포함할 수 있다.
한편, 본 발명은 분리용 시트의 일면에 회로 패턴을 형성하는 단계와, 상기 회로 패턴의 일면에 제1절연부재를 형성시키고 상기 제1절연부재 상에 상기 회로 패턴까지 연통되는 제1개구부를 형성시키는 단계와, 상기 분리용 시트를 분리하여 상기 회로패턴의 타면을 노출시키는 단계와, 상기 회로패턴의 타면 상에 제2절연부재를 상기 제1절연부재와 일체화되도록 형성시키고 상기 제2절연부재 상에 상기 회로패턴까지 연통되는 제2개구부를 형성시키는 단계, 및 상기 제1 및 제2개구부를 통해 반도체 소자를 상기 회로패턴에 와이어 본딩하고, 솔더볼을 상기 회로패턴에 연결하는 단계를 포함하는 반도체 패키지의 제조방법을 개시한다.
상기와 같은 구성의 본 발명에 의하면, 단층의 회로패턴을 이용하여 반도체 소자 및 솔더볼과의 연결을 구현할 수 있는 바, 반도체 패키지의 두께를 줄임과 동시에 제조 공정을 단순화할 수 있다.
또한, 본 발명은 단일의 공정으로 복수의 반도체 패키지를 제조할 수 있는 제조 공정을 통하여 제조 비용을 절감할 수 있는 이점이 있다.
도 1은 본 발명의 일 실시예와 관련된 반도체 패키지를 보인 단면도.
도 2 내지 도 6은 본 발명의 일 실시예와 관련된 반도체 패키지의 제조방법을 나타낸 도면들.
도 7 내지 도 15는 본 발명의 다른 실시예와 관련된 반도체 패키지의 제조방법을 나타낸 도면들.
이하, 본 발명에 관련된 반도체 패키지 및 그 제조방법에 대하여 도면을 참조하여 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예와 관련된 반도체 패키지를 보인 단면도이다.
도 1을 참조하면, 반도체 패키지는 절연부재(110), 회로패턴(120), 제1개구부(130), 및 제2개구부(140)를 포함한다.
절연부재(110)는 반도체 소자(150)를 지지함과 아울러 전기 신호를 전달하기 위한 매개체로서의 기능을 하기 위한 것이다. 절연부재(110)는 에폭시 수지, 페놀 수지, 폴리이미드 등의 재질로 형성될 수 있다.
절연부재(110)의 일면에는 반도체 소자(150)가 실장되며, 그 타면에는 솔더볼(160)이 부착된다. 솔더볼(160)은 반도체 패키지를 메인 보드에 물리적, 전기적으로 연결하는 기능을 한다.
회로패턴(120)은 절연부재(110)의 내부에 형성된다. 즉, 회로패턴(120)은 절연부재(110)의 일면과 타면 사이에 형성된 내부 공간에 매립되어 있다. 회로패턴(120)은 도전성 물질(예를 들어, 구리)이 패터닝되어 형성되며, 반도체 소자(150)와 솔더볼(160)에 전기적으로 연결되도록 형성된다.
본 발명과 같이, 회로패턴(120)이 절연부재(110)에 매립되어 있는 경우, 절연부재(110)로서 회로패턴(120)을 보호하기 위한 솔더 레지스트(Solder Resist)를 사용하는 것도 가능하다. 솔더 레지스트는 일반적으로 회로패턴(120)을 땜납으로부터 보호하도록 기판 위에 도포되는 것이나, 본 발명에서는 솔더 레지스트 자체를 이용하여 회로 패턴(120) 및 반도체 소자(150)의 지지 구조를 구현할 수도 있다.
제1개구부(130)는 절연부재(110)의 일면에 형성되며, 절연부재(110)의 일면으로부터 회로패턴(120)의 위치까지 형성된다.
제2개구부(140)는 절연부재(110)의 타면에 형성되며, 절연부재(110)의 타면으로부터 회로패턴(120)의 위치까지 형성된다.
절연부재(110) 내부의 회로패턴(120)은 제1 및 제2개구부(130,140)에 의해 절연부재(110)의 외부와 연통될 수 있다.
반도체 소자(150)는 와이어 본딩에 의해 절연부재(110)에 실장된다. 반도체 소자(150)의 일측에는 도전성 재질의 와이어(170)가 연결되며, 와이어(170)는 제1개구부(130)를 통해 회로패턴(120)에 연결된다. 즉, 제1개구부(130)는 반도체 소자(150)에 연결된 와이어(170)가 회로패턴(120)에 연결되기 위한 공간을 제공한다.
반도체 소자(150)는 단일의 개수를 가질 수도 있지만, 서로 적층된 형태로서 복수로 구비될 수도 있다. 본 실시예는 복수의 반도체 소자로 구성된 일 형태로서 제1반도체 소자(151)와 제2반도체 소자(152)가 적층된 형태를 예시하고 있다.
솔더볼(160)은 그 일부가 제2개구부(140) 내에 형성되며, 제2개구부(140)를 통해 회로패턴(120)에 연결된다. 제2개구부(140)는 솔더볼(160)과 회로패턴(120)이 연결되기 위한 공간을 제공한다.
제1 및 제2개구부(130,140)를 통해 노출된 회로패턴(120)에는 산화 방지를 위한 산화 방지막(181,182)이 추가적으로 형성될 수 있다. 산화 방지막들(181,182)은 노출된 회로패턴(120) 상에 금 도금을 가함으로써 형성될 수 있다.
절연부재(110)의 일면에는 반도체 소자(150)를 외부로부터 보호하기 위한 몰드(190)가 추가적으로 구비될 수 있다.
이상과 같은 반도체 패키지의 구조는 회로패턴(120)이 단층 구조를 가지고 있으며, 단층 구조의 회로패턴(120)의 양면에 각각 반도체 소자(150)와 솔더볼(160)을 연결시킨 구조를 가진다. 즉, 단층의 회로패턴(120)만으로도 절연부재 양면의 반도체 소자(150)와 솔더볼(160) 사이의 전기적 연결을 구현할 수 있다. 이에 따라, 종래에 복층의 회로패턴으로 구현되는 반도체 패키지에 비해 그 두께를 줄일 수 있으며, 복층의 회로패턴을 도통시키기 위해 비아홀을 형성시키는 등의 제조 공정이 필요 없는 바, 제조 공정 또한 단축시킬 수 있는 이점이 있다.
도 2 내지 도 6은 본 발명의 일 실시예와 관련된 반도체 패키지의 제조방법을 나타낸 도면들이다.
본 실시예에 의한 반도체 패키지의 제조방법은 절연부재(110)의 일면에 회로 패턴(120)을 형성시키는 단계와, 회로패턴(120)을 절연부재(110)의 내부로 매립시키는 단계와, 절연부재(110)의 일면과 타면에 회로패턴(120)과 절연부재(110)의 외부를 연통시키는 제1 및 제2개구부(130,140)를 형성시키는 단계, 및 제1개구부(130)를 통해 반도체 소자(150)를 회로패턴(120)에 와이어 본딩하고 제2개구부(140)를 통해 솔더볼(160)을 회로패턴(120)에 연결하는 단계를 포함한다.
이하, 도 2 내지 도 6의 도시를 참조하여 상기 제조 방법에 대해 상세히 살펴 보기로 한다.
도 2를 참조하면, 먼저 절연부재(111,112)의 일면에 회로패턴(121,122)을 형성시킨다. 본 실시예에 의하면, 절연부재(111,112)는 제1절연부재(111)와 제2절연부재(112)를 포함하며, 이들은 분리용 시트(210)에 부착되어 있다.
분리용 시트(210)는 추후 공정에서 제1 및 제2절연부재(111,112)의 고정 상태를 유지시킴과 아울러 공정 완료시 이들을 분리시키는데 사용된다. 분리용 시트(210)가 갖는 면 접착 영역과 비접착 영역으로 이루어질 수 있으며, 접착 영역은 비접착 영역의 외곽을 따라 형성될 수 있다.
제1 및 제2절연부재(111,112)는 분리용 시트(210)의 접착 영역에 접착되며, 본 실시예에 의하면 이들은 반 경화 상태에서 열 프레스 공정에 의해 분리용 시트(210)에 부착될 수 있다. 추후 접착 영역에 해당하는 부분을 절단하면 제1 및 제2절연부재(111,112)가 분리용 시트(210)에서 분리되게 된다.
회로패턴(121,122)는 절연부재(111,112)에 도전체를 형성시킨 후 이들을 패터닝함으로써 형성될 수 있다. 이러한 패터닝 공정에 의해 회로패턴(121,122)들 사이에는 공간(123,124)이 형성될 수 있다. 이러한 회로패턴(121,122)들 사이의 공간(123,124)은 에칭 공정시 에칭에 의해 제거된 공간을 의미할 수 있다.
본 실시예에서는 분리용 시트(210)를 이용하여 단일의 공정으로 두 개의 반도체 패키지를 제조하는 방식이 적용되나, 본 발명과 관련된 반도체 패키지용 기판은 단일의 절연부재만을 이용하여 제조되는 것도 가능하다.
다음으로, 도 3과 같이 회로패턴(121,122)의 외면에 가이드 부재(220)들을 위치시킨 후, 이들에 열 프레스를 가한다. 이에 따라, 도 4와 같이 회로패턴(121,122)이 반 경화 상태의 절연부재들(111.112) 내부로 매립되게 된다.
가이드 부재(220)들은 회로패턴들(121,122)이 절연부재(111,112)의 내부로 매립되는 것을 가이드하기 위한 것으로서, 시트(sheet) 또는 플레이트(plate) 형태를 갖는다. 가이드 부재(220)로서 구리 포일(copper foil)이 사용될 수 있다.
열프레스 공정에 따라 절연부재들(111,112)을 이루는 물질들이 회로패턴(121,122)들 사이의 공간(123,124)을 통과하게 되며, 절연부재(111,112)를 이루는 물질들은 가이드 부재들(220)과 회로패턴들(121,122)의 사이로 진입하여 가이드 부재들(220)과 회로패턴들(121,122)의 사이에 위치하게 된다. 이에 따라 가이드 부재들(220)과 회로패턴들(121,122)의 사이에는 절연부재(111,112)에 의한 박막이 형성되며, 회로패턴들(121,122)은 이러한 박막에 의해 덮혀지게 된다. 이러한 공정을 수행한 후, 반경화 상태의 절연부재들(111,112)들을 경화시킨다.
다음으로, 도 5와 같이 분리용 시트(210)의 접착 영역 부분(도 4의 점선 부분)을 절단하여 분리용 시트(210)에서 절연부재들(111,112)을 분리시킨다. 이에 따라 단일의 공정을 통해 회로패턴(121,122)이 각각 매립된 두 개의 절연부재(111,112)를 제조하였다.
도 6과 같이, 절연부재(111)의 양면에 에칭 공정을 통하여 제1개구부(130)와 제2개구부(140)를 각각 형성시킨다. 제1 및 제2개구부(130,140)는 리소그라피(lithograpphy) 공정을 통해 형성하거나, 절연부재(110)를 약품, 플라즈마, 또는 레이져 등으로 에칭함으로써 형성할 수 있다.
도 6에서는 두 개의 절연부재들(111,112) 중 하나만을 나타내었으나, 다른 하나도 동일한 공정이 수행될 수 있다.
제1 및 제2개구부(130,140) 상에 산화 방지막(181,182)를 각각 형성시킨 후, 절연부재(111)에 반도체 소자(150)와 솔더볼(160)을 부착한다. 앞서 설명한 바와 같이, 제1개구부(130)를 통해 반도체 소자(150)를 와이어 본딩시키며, 솔더볼(160)를 제2개구부(140)의 내부에 충전시키면 반도체 패키지의 제조 공정이 완료된다.
도 7 내지 도 15는 본 발명의 다른 실시예와 관련된 반도체 패키지의 제조방법을 나타낸 도면들이다.
본 실시예에 의한 반도체 패키지의 제조방법은 분리용 시트(310, 도 7 참조)의 일면에 회로패턴(125)을 형성하는 단계와, 회로패턴(125)의 일면에 제1절연부재(115)를 형성시키고 제1절연부재(115) 상에 상기 회로패턴(125)까지 연통되는 제1개구부(131)를 형성시키는 단계와, 분리용 시트(310)를 분리하여 회로패턴(125)의 타면을 노출시키는 단계와, 회로패턴(125)의 타면 상에 제2절연부재(116)를 제1절연부재(115)와 일체화되도록 형성시키고 제2절연부재(116) 상에 회로패턴(125)까지 연통되는 제2개구부(141)를 형성시키는 단계, 및 제1 및 제2개구부(131,141)를 통해 반도체 소자(150)를 회로패턴(125)에 와이어 본딩하고, 솔더볼(160)을 회로패턴(125)에 연결하는 단계를 포함한다.
이하, 도 7 내지 도 15의 도시를 참조하여 상기 제조 방법에 대해 상세히 살펴 보기로 한다.
먼저, 도 7과 같이 분리용 시트(310)의 양면에 도전체(126)을 형성시킨다. 본 실시예의 분리용 시트(310)는 베이스(311)와, 릴리즈 필름들(312)로 구성된다. 릴리즈 필름들(312)은 베이스(311)의 양면에 부착되어 있으며, 도전체(126)를 고정시키는 기능을 한다. 릴리즈 필름들(312)는 앞선 실시예의 분리용 시트(210)와 마찬가지로 접착 영역과 비접착 영역을 구비할 수 있다.
다음으로, 도 8과 같이 도전체(126)를 패터닝하여 회로패턴(125)를 형성한다. 그리고, 회로패턴(125)의 외면에 제1절연부재(115)를 형성시킨 후 제1절연부재(115)의 적어도 일부분을 에칭하여 제1개구부(131)를 형성시킨다. 본 실시예에서는 제1절연부재(115)로서 솔더 레지스트를 사용한다. 그리고, 회로패턴(125)의 노출된 면에 산화 방지막(183)을 형성시킨다.
다음으로, 도 9와 같이 도 8에서 제조된 기판을 한 쌍으로 마련하고, 이들 사이에 중간 시트(320)를 위치시킨다. 그리고, 열 프레스 공정을 이용하여 이들을 부착시킨다.
중간 시트(320)는 제1릴리즈 필름(321)과, 절연부재들(322), 제2릴리즈 필름(323)들을 포함할 수 있으며, 이들은 서로 접착된 상태에서 추후 분리 가능하게 구성되어 있다. 이는 앞서 설명한 분리용 시트(210), 릴리즈 필름들(312)과 동일한 원리에 의해 구현 가능하다.
중간 시트(320)의 절연부재들(322)은 기판의 제1절연부재(115)와 동일한 재질을 가질 수 있으며, 본 실시예는 절연부재들(322)로서 프리프레그를 사용하였다.
제2릴리즈 필름(323)들은 절연부재들(322)보다 약간 작은 크기를 가질 수 있으며, 열프레스 공정에 따라 기판의 제1절연부재(115)와 중간 시트(320)의 절연부재(322)가 서로 부착되게 된다. 이에 따라, 도 10과 같이 두 개의 기판이 중간 시트(320)와 일체화된다.
다음으로, 도 10의 점선을 기준으로 기판의 일부를 분리한다. 즉, 중간 시트(320)를 기준으로 그 상측과 하측에 형성된 회로패턴(125)까지만 남기고 나머지 부분을 제거한다. 이는 도 11과 같이 릴리즈 필름(312)를 회로패턴(125)로부터 분리함에 의해 가능해지며, 이에 따라 회로패턴(125)의 타면이 외부로 노출되게 된다.
다음으로, 도 12와 같이 회로패턴(125)의 외면(타면)에 제2절연부재(116)를 형성시킨다. 제2절연부재(116)는 열 프레스 공정 또는 솔더레지스트에 의해 형성 가능하며, 그에 따라 제1 및 제2절연부재(115,116)는 일체화된다.
그리고, 제2절연부재(116)의 외면을 에칭하여 제2개구부(141)를 형성시킨다. 제2개구부(141)에 의해 노출된 부분에 산화 방지막(184)를 형성시킨다.
다음으로, 도 12의 점선을 기준으로 기판을 절단하여 기판을 두 부분으로 분리한다. 도 12의 점선은 제1릴리즈 필름(321)의 접착 영역이 되며, 기판을 절단함에 따라 도 13과 같이 제1릴리즈 필름(321)을 기준으로 기판이 두 부분으로 분리되게 된다.
다음으로, 도 14와 같이, 반도체 소자(150)를 제2절연부재(116)에 부착하고, 와이어(170)를 반도체 소자(150)와 회로패턴(125)에 연결시킨다. 그리고, 제2절연부재(116)의 외면에 몰드(190)를 형성시킨다.
이와 같이, 절연부재(322)에 제2릴리즈 필름(323)을 부착한 상태로 반도체 소자(150)를 실장하고 몰드 형성까지 완료시킴으로써, 공정 내부에서 박판의 기판을 용이하게 핸들링하도록 할 수 있다.
다음으로, 도 14의 점선을 기준으로 기판을 절단하면, 도 15와 같이 제2릴리즈 필름(323)을 기준으로 그 양측에 있는 부분이 분리되게 된다. 그에 따라 제1 및 제2개구부(131,141)를 통해 회로패턴(125)의 일부가 노출된 기판 구조가 한 쌍으로 형성되게 된다. 도 15는 한 쌍의 기판 구조 중 하나만을 나타내고 있으나, 나머지 하나에도 동일한 공정이 수행될 수 있다.
다음으로, 제1절연부재(115)에 솔더볼(160)을 부착하면 반도체 패키지의 제조가 완료되게 된다. 이는 앞선 실시예의 방법과 동일하게 이루어지므로, 이에 대한 설명은 앞선 설명에 갈음하기로 한다.
이상에서 설명한 반도체 패키지용 기판 및 그 제조방법은 위에서 설명된 실시예들의 구성과 방법에 한정되는 것이 아니라, 상기 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.

Claims (8)

  1. 일면과 타면에 반도체 소자와 솔더볼이 각각 부착되는 절연부재;
    상기 절연부재의 내부에 형성되는 회로패턴;
    상기 절연부재의 일면에 형성되며, 상기 반도체 소자에 연결된 와이어가 상기 회로패턴에 연결되기 위한 공간을 형성하는 제1개구부; 및
    상기 절연부재의 타면에 형성되며, 솔더볼과 상기 회로패턴이 연결되기 위한 공간을 형성하는 제2개구부를 포함하며,
    상기 회로패턴은 양면이 각각 상기 절연부재에 의하여 덮인 상태에서 상기 양면의 적어도 일부를 상기 제1개구부 및 제2개구부를 통하여 노출하도록 이루어지고,
    상기 절연부재는 에폭시 수지, 페놀 수지 또는 폴리이미드 재질로 형성되며, 상기 회로패턴은 상기 절연부재가 반경화된 상태에서 열 프레스 가공에 의해 상기 절연부재의 내부로 매립되는 것을 특징으로 하는 반도체 패키지.
  2. 삭제
  3. 제1항에 있어서,
    상기 절연부재는 상기 회로 패턴을 보호하기 위한 솔더 레지스트인 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 및 제2개구부를 통해 노출된 회로패턴에는 산화 방지를 위한 산화 방지막이 형성되는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 반도체 소자는 서로 적층된 형태로서 복수로 구비되는 것을 특징으로 하는 반도체 패키지.
  6. 절연부재의 일면에 회로 패턴을 형성시키는 단계;
    상기 회로 패턴을 상기 절연부재의 내부로 매립시키는 단계;
    상기 절연부재의 일면과 타면에 상기 회로패턴과 절연부재의 외부를 연통시키는 제1 및 제2개구부를 형성시키는 단계; 및
    상기 제1개구부를 통해 반도체 소자를 상기 회로패턴에 와이어 본딩하고, 상기 제2개구부를 통해 솔더볼을 상기 회로패턴에 연결하는 단계를 포함하며,
    상기 절연부재는 에폭시 수지, 페놀 수지 또는 폴리이미드 재질로 형성되며,
    상기 회로패턴의 매립 단계는,
    상기 회로패턴의 일면에 상기 회로패턴의 매립을 가이드하는 가이드 부재를 위치시키는 단계; 및
    반경화 상태의 상기 절연부재가 상기 회로패턴들 사이의 공간을 통해 유입되어 상기 회로패턴을 덮도록 상기 가이드 부재를 열 프레스시키는 단계를 포함하는 것을 특징으로 하는 반도체 패키지용 기판의 제조방법.
  7. 삭제
  8. 분리용 시트의 일면에 회로 패턴을 형성하는 단계;
    상기 회로 패턴의 일면에 제1절연부재를 형성시키고, 상기 제1절연부재 상에 상기 회로 패턴까지 연통되는 제1개구부를 형성시키는 단계;
    상기 분리용 시트를 분리하여 상기 회로패턴의 타면을 노출시키는 단계;
    상기 회로패턴의 타면 상에 제2절연부재를 상기 제1절연부재와 일체화되도록 형성시키고, 상기 제2절연부재 상에 상기 회로패턴까지 연통되는 제2개구부를 형성시키는 단계; 및
    상기 제1 및 제2개구부를 통해 반도체 소자를 상기 회로패턴에 와이어 본딩하고, 솔더볼을 상기 회로패턴에 연결하는 단계를 포함하는 반도체 패키지의 제조방법.
KR1020100014869A 2010-02-18 2010-02-18 반도체 패키지 및 그 제조방법 KR101130608B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100014869A KR101130608B1 (ko) 2010-02-18 2010-02-18 반도체 패키지 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100014869A KR101130608B1 (ko) 2010-02-18 2010-02-18 반도체 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20110095062A KR20110095062A (ko) 2011-08-24
KR101130608B1 true KR101130608B1 (ko) 2012-04-02

Family

ID=44930969

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100014869A KR101130608B1 (ko) 2010-02-18 2010-02-18 반도체 패키지 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR101130608B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102168268B1 (ko) * 2020-05-06 2020-10-21 정승규 5g 중계기의 방사체 구조물 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000058701A (ja) * 1998-08-05 2000-02-25 Sumitomo Metal Mining Co Ltd 補強部付キャリアテープおよびこれを用いた半導体装置
KR100671541B1 (ko) * 2001-06-21 2007-01-18 (주)글로벌써키트 함침 인쇄회로기판 제조방법
KR100779061B1 (ko) * 2006-10-24 2007-11-27 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR20080029835A (ko) * 2006-09-29 2008-04-03 신닛테츠가가쿠 가부시키가이샤 플렉시블 기판의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000058701A (ja) * 1998-08-05 2000-02-25 Sumitomo Metal Mining Co Ltd 補強部付キャリアテープおよびこれを用いた半導体装置
KR100671541B1 (ko) * 2001-06-21 2007-01-18 (주)글로벌써키트 함침 인쇄회로기판 제조방법
KR20080029835A (ko) * 2006-09-29 2008-04-03 신닛테츠가가쿠 가부시키가이샤 플렉시블 기판의 제조 방법
KR100779061B1 (ko) * 2006-10-24 2007-11-27 삼성전기주식회사 인쇄회로기판 및 그 제조방법

Also Published As

Publication number Publication date
KR20110095062A (ko) 2011-08-24

Similar Documents

Publication Publication Date Title
KR101058621B1 (ko) 반도체 패키지 및 이의 제조 방법
KR101077410B1 (ko) 방열부재를 구비한 전자부품 내장형 인쇄회로기판 및 그 제조방법
JP4150396B2 (ja) リジッドフレキシブル基板の製造方法
JP4171499B2 (ja) 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法
US9024203B2 (en) Embedded printed circuit board and method for manufacturing same
KR101143837B1 (ko) 전자 소자를 내장하는 회로기판 및 회로기판의 제조 방법
US9099450B2 (en) Package structure and method for manufacturing same
KR101253401B1 (ko) 본딩용 패드의 제조 방법
KR101709468B1 (ko) Pop 구조용 인쇄회로기판, 그 제조 방법 및 이를 이용하는 소자 패키지
CN102119588A (zh) 元器件内置模块的制造方法及元器件内置模块
EP3291285A1 (en) Semiconductor package structure with a polymer gel surrounding solders connecting a chip to a substrate and manufacturing method thereof
KR101701380B1 (ko) 소자 내장형 연성회로기판 및 이의 제조방법
JP2009272512A (ja) 半導体装置の製造方法
CN116709645A (zh) 制造部件承载件的方法及部件承载件
KR100923542B1 (ko) 이형재를 이용한 임베디드 반도체 패키지 장치 및 그 제조 방법
KR20140103787A (ko) 칩 내장형 임베디드 인쇄회로기판 및 그 제조방법
US20090166892A1 (en) Circuit board for semiconductor package having a reduced thickness, method for manufacturing the same, and semiconductor package having the same
KR102199413B1 (ko) 임베디드 인쇄회로기판 및 그 제조 방법
KR101130608B1 (ko) 반도체 패키지 및 그 제조방법
KR101842938B1 (ko) 캐비티기판 제조방법
KR100963201B1 (ko) 칩 내장형 기판 및 그의 제조 방법
KR20080082365A (ko) 금속 코어를 사용한 ｐｃｂ, 그 제조방법 및 반도체 패키지제조방법
KR101618663B1 (ko) 임베디드 인쇄회로기판 및 그 제조 방법
CN112492777B (zh) 电路板及其制作方法
KR101051959B1 (ko) 반도체 패키지용 기판 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20100218

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20110609

Patent event code: PE09021S01D

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20111223

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20120320

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20120321

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20150203

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20150203

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20160321

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20160321

Start annual number: 5

End annual number: 5

PC1903 Unpaid annual fee