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TW201340281A - 半導體裝置 - Google Patents

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TW201340281A
TW201340281A TW102106076A TW102106076A TW201340281A TW 201340281 A TW201340281 A TW 201340281A TW 102106076 A TW102106076 A TW 102106076A TW 102106076 A TW102106076 A TW 102106076A TW 201340281 A TW201340281 A TW 201340281A
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TW102106076A
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Inventor
Kiyotada Funane
Original Assignee
Renesas Electronics Corp
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Publication date
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Publication of TW201340281A publication Critical patent/TW201340281A/zh
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Abstract

本發明公開了一種無需降低半導體裝置之佈線性便可強化電源類佈線之方法。在同一佈線層上平行地形成3條佈線，其中中央佈線比外側佈線短時，則可利用中央佈線之延長線上留出之空區域來形成與外側佈線一體形成之突出部。在將外側佈線用作電源類佈線時，通過追加突出部便可強化電源類佈線。此時，由於突出部係配置在空區域上的，所以不會降低佈線性。

Description

半導體裝置
本發明適用於如內置了SRAM(Static Random Access Memory：靜態隨機存取記憶體)之半導體裝置。
隨著半導體裝置之細微化，將使半導體裝置越來越難於滿足降低電源電壓及電源EM(electro migration：電遷移)等基準。應對半導體裝置細微化之方法已知的有追加電源端子及追加電源過孔之方法，但是這兩種方法都有可能降低半導體裝置之佈線性。
在專利文獻1(日本特開2001-36049號公報)中，公開了與上述有關之半導體記憶體裝置之技術。前述半導體記憶體裝置具有複數個MIS電晶體、主位元線、副位元線、第1開關元件、第1源極線、第2源極線以及字元線等。其中，複數個MIS電晶體分別具有浮柵及控制柵、源極以及汲極。在複數個MIS電晶體之複數個組之每一個上設置有副位元線。第1開關元件選擇性地將副位元線連接到主位元線上。第1源極線共同連接於複數個組中之複數個MIS電晶體之源極上。第2源極線共同連接於沒被第1源極線連接之組中之複數個MIS電晶體之源極上。字元線將一個組中之複數個MIS電晶體之控制柵之一個與其他組中之複數個MIS電晶體之控制柵之一個進行連接。與複數個MIS電晶體之控制柵連接之字元線具有第1佈線和第2佈線，其中，前述複數個MIS電晶體之控制柵包括與第1源極線連接之源極。其 中，第1佈線由第1非金屬導電體構成。第2佈線配置在與由金屬構成之第1佈線不同層上且與第1佈線連接。與複數個MIS電晶體之控制柵連接之字元線包括第1層佈線，其中，前述複數個MIS電晶體之控制柵包括與第2源極線連接之源極。第1源極線及副位元線由第2非金屬導電體構成。第2源極線由金屬構成。
專利文獻2(日本特開2008-227130號公報)中公開了一種半導體積體電路之相關技術。前述半導體積體電路中配置有複數個標準單元電路。前述半導體積體電路具有第1單元電源配線、第2單元電源配線、第1上層電源配線及第2上層電源配線。其中，第1單元電源配線沿著一個方向延伸，並向複數個標準單元供給電流。第2單元電源配線與第1單元電源配線平行配置並向複數個標準單元供給電流。第1上層電源配線配置在第1及第2單元電源配線之上層，且與第1及第2單元電源配線垂直配線，並經由過孔與第1單元電源配線連接。第2上層電源配線配置在第1及第2單元電源配線之上層，且與第1及第2單元電源配線垂直配線，並經由過孔與第2單元電源配線連接。在與第1上層電源配線重疊之區域且包括配置有連接第1單元電源配線和第1上層電源配線之過孔之區域中，第1單元電源配線具有比不與第1及第2上層電源配線重疊之區域之寬度更大之第1寬度。
專利文獻3(日本特開2009-49034號公報)中公開了一種半導體裝置之相關技術。前述半導體裝置具有層間絕緣膜、下側佈線層、上側佈線層及導通孔。其中，下側佈線層配置在層間絕緣膜之下側。上側佈線層配置在層間絕緣膜的上側。導通孔貫通層間絕緣膜並將屬於下側佈線層之配線和屬於上側佈線層之配線進行電連接。前述半導體裝置具有如下特徵：即設有複數條佈線及接觸區域。其中，前述複數條佈線在下側佈線層中沿著規定之方向延伸。接觸區域至少由兩條佈線部分連接而形成，並與導通孔接觸。位於複數條佈線中相互鄰接 之佈線之間之第一層間絕緣膜上具有空穴。而位於接觸區域中與導通孔之接觸部分和與接觸區域鄰接之佈線之間之第二層間絕緣膜則不存在空穴。
專利文獻4(日本特開2011-14637號公報)中公開了一種半導體裝置之相關技術。前述半導體裝置具有第1及第2佈線、第3及第4佈線、第5佈線、第1接觸導體及第2接觸導體。其中，第1及第2佈線設在第1佈線層上，並沿著第1方向平行延伸。第3及第4佈線設在第2佈線層上，並沿著與第1方向交叉之第2方向平行延伸。第5佈線設在第1佈線層和第2佈線層之間之第3佈線層上。第1接觸導體將第1佈線和第3佈線進行連接。第2接觸導體將第2佈線和第4佈線進行連接。而且，第1及第2接觸導體配置在第1方向上。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2001-36049號公報
[專利文獻2]日本特開2008-227130號公報
[專利文獻3]日本特開2009-49034號公報
[專利文獻4]日本特開2011-14637號公報
本發明欲解決之課題係在無需降低半導體裝置佈線性之前提下如何強化電源類佈線。本發明之其他課題及新特徵將通過本專利申請書之說明書部分及附圖進行詳細說明。
下面通過實施方式所使用之號碼來對解決問題之方法進行說明。這些號碼係為了說明申請專利範圍和實施方式之間之對應關係而加上的。但是，這些號碼不可用於解釋申請專利範圍中所記載之發明之技術範圍。
根據本發明一實施方式，在同一佈線層上平行形成有3條佈線(VDD2、VSS2、ARVSS2)，其中，在中央佈線(ARVSS2)比外側佈線(VDD2、VSS2)短時，則利用中央佈線(ARVSS2)之延長線上留出之空區域(VS2)來形成與外側佈線(VDD2、VSS2)一體形成之突出部(2D1、2D2、2S1、2S2)。
根據上述一實施方式，在將外側佈線用作電源類佈線等時，通過追加突出部便可強化電源類佈線。此時，由於突出部配置在空區域中，所以不會降低佈線性。
1a、1b、2~8‧‧‧配線部分
2D1、2D2、2S1、2S2‧‧‧突出部
3D、3S‧‧‧突出部
4D、4S1、4S2‧‧‧突出部
5D1、5D2、5S1、5S2‧‧‧突出部
6D、6S‧‧‧突出部
7D、7S‧‧‧突出部
8D1、8D2、8S1、8S2‧‧‧突出部
Add‧‧‧位址信號
ARGSw1、ARGSw2‧‧‧接地線開關電路
ARVC‧‧‧單元電源電壓線控制電路
ARVDD‧‧‧單元電源線
ARVSS‧‧‧局部接地線
ARVSS2~ARVSS5‧‧‧局部接地線
ARVSS6a、ARVSS6b‧‧‧局部接地線
ARVSS7a、ARVSS7b‧‧‧局部接地線
ARVSS8a、ARVSS8b‧‧‧局部接地線
BL、/BL‧‧‧位元線(位元線對)
BL[n]、/BL[n]‧‧‧位元線(位元線對)
CAdd‧‧‧列地址
CD‧‧‧列解碼器電路
CEN‧‧‧晶片啟動信號
Cnt‧‧‧控制電路
CSS‧‧‧列開關選擇電路(位元線預充電電路)
D‧‧‧間隔
Din‧‧‧輸入資料信號
Dout‧‧‧輸出資料信號
G01~G12‧‧‧閘極電極配線
M‧‧‧寬度
M101~M116‧‧‧第1層佈線
M201~M211‧‧‧第2層佈線
M221~M226‧‧‧第2層佈線
M231~M236‧‧‧第2層佈線
M241~M246‧‧‧第2層佈線
M251~M256‧‧‧第2層佈線
M31~M33‧‧‧第3層佈線
MC‧‧‧記憶單元
MC[m,n]‧‧‧記憶單元
MCA‧‧‧記憶單元陣列
MCASG‧‧‧記憶單元陣列子陣列
MM‧‧‧記憶體印象圖電路
MMC‧‧‧記憶體巨集單元
N1~N4‧‧‧N溝道型電晶體
NS1、NS2‧‧‧N溝道型電晶體
NW1~NW4‧‧‧N溝道型雜質區域
Out‧‧‧輸出電路
P1、P2‧‧‧P溝道型電晶體
PW1A、PW1B、PW2A、PW2B‧‧‧P溝道型雜質區域
RAdd‧‧‧行地址
RD‧‧‧行解碼器電路
SA‧‧‧讀出放大器電路
SN、/SN‧‧‧存儲節點
STB‧‧‧待機信號線
V‧‧‧過孔
V101~V110‧‧‧第1層佈線與第2層佈線間之接觸區
V21~V24‧‧‧第2層佈線與第3層佈線間之接觸區
Vdd‧‧‧外部電源電壓
VDD‧‧‧外部電源電壓線
VDD2~VDD8‧‧‧外部電源電壓線
VDD6a、VDD6b‧‧‧外部電源電壓線
VDD7a、VDD7b‧‧‧外部電源電壓線
VDD8a、VDD8b‧‧‧外部電源電壓線
VDD41~VDD46‧‧‧外部電源電壓線
VDD51~VDD54‧‧‧外部電源電壓線
VDDW‧‧‧阱供電用電壓線
VG1~VG4‧‧‧第1層佈線與閘極電極配線間之接觸區
VN11~VN13‧‧‧第1層佈線與雜質區域間之接觸區
VN21~VN23‧‧‧第1層佈線與雜質區域間之接觸區
VN31~VN33‧‧‧第1層佈線與雜質區域間之接觸區
VN41~VN43‧‧‧第1層佈線與雜質區域間之接觸區
VP11~VP13‧‧‧第1層佈線與雜質區域間之接觸區
VP21~VP23‧‧‧第1層佈線與雜質區域間之接觸區
VS1~VS4‧‧‧空區域
Vss‧‧‧外部接地電壓
VSS‧‧‧外部接地電壓線
VSS41~VSS46‧‧‧外部接地電壓線
VSS51~VSS54‧‧‧外部接地電壓線
VSSW‧‧‧阱接地用電壓線
WdD‧‧‧字驅動器電路
WEN‧‧‧允許寫入信號
WL‧‧‧字元線
WL[m]‧‧‧字元線
WtD‧‧‧寫驅動器電路
X1~X4‧‧‧記憶單元之邊線
XW1~XW7‧‧‧雜質區域之邊線
Y1~Y4‧‧‧記憶單元之邊線
圖1A係一般SRAM之整體結構概要之平面方塊圖電路圖。
圖1B係圖1A之記憶單元陣列中記憶單元詳細結構之電路圖。
圖1C係在圖1B之記憶單元及其週邊區域中，除去半導體基板和第1佈線層後之平面圖。
圖1D係在圖1C所示之區域中，除去第1佈線層和第2佈線層後之平面圖。
圖1E係在圖1C所示之區域中，除去第2佈線層和第3佈線層後之平面圖。
圖1F係更大範圍地示出圖1E中第2佈線層及第3佈線層之平面圖。
圖1G係根據以往技術製成之SRAM中，形成有第3佈線層和第4佈 線層各種配線之位置關係之平面圖。
圖1H係在一般SRAM中與記憶單元陣列之局部接地線相關之佈線結構概略之方塊電路圖。
圖1I係在一般SRAM中與記憶單元陣列之外部電源電壓線及外部接地電壓線VSS相關之佈線結構概略之方塊電路圖。
圖1J係在一般SRAM中與雜質區域及向雜質區域供電之相關佈線結構概略之方塊電路圖。
圖2A係第1實施方式中配線部分2之結構之平面圖。
圖2B係第1實施方式中外部電源電壓線VDD2及外部接地電壓線VSS2之結構之平面圖。
圖3A係第2實施方式中配線部分3之結構之平面圖。
圖3B係第2實施方式中外部電源電壓線VDD3及外部接地電壓線VSS3之結構之平面圖。
圖4A係第3實施方式中配線部分4之結構之平面圖。
圖4B係第3實施方式中外部電源電壓線VDD4及外部接地電壓線VSS4之結構之平面圖。
圖5A係第4實施方式中配線部分5之結構之平面圖。
圖5B係第4實施方式中外部電源電壓線VDD5及外部接地電壓線VSS5之結構之平面圖。
圖6A係第5實施方式中配線部分6之結構之平面圖。
圖6B係第5實施方式中外部電源電壓線VDD6a及VDD6b之結構之平面圖。
圖6C係第5實施方式中外部接地電壓線VSS6a及VSS6b之結構之平面圖。
圖7A係第6實施方式中配線部分7之結構之平面圖。
圖7B係第6實施方式中外部電源電壓線VDD7a及VDD7b之結構之 平面圖。
圖7C係第6實施方式中外部接地電壓線VSS7a及VSS7b之結構之平面圖。
圖8A係第7實施方式中配線部分8之結構之平面圖。
圖8B係第7實施方式中外部電源電壓線VDD8a及VDD8b之結構之平面圖。
圖8C係第7實施方式中外部接地電壓線VSS8a及VSS8b之結構之平面圖。
下面參照附圖來說明本發明之實施方式。
(第1實施方式)圖1A係一般SRAM之整體結構概要之平面方塊圖電路圖。下面說明圖1A所示之SRAM之結構。前述SRAM具有：記憶體印象圖電路MM、輸出電路Out、字驅動器電路WdD、行解碼器RD、控制電路Cnt、列解碼器CD、字元線WL、構成位元線對之第1位元線BL及第2位元線/BL、單元電源線ARVDD、局部接地線ARVSS。其中，位元線對BL及/BL、單元電源線ARVDD、局部接地線ARVSS分別優選為複數個。
記憶體印象圖電路MM具有：記憶單元陣列MCA、第1接地線開關電路ARGSw1、第2接地線開關電路ARGSw2。記憶單元陣列MCA具有按橫縱向排列之複數個記憶單元MC。
輸出電路Out具有：列開關選擇電路CSS、單元電源電壓線控制電路ARVC、讀出放大器電路SA及寫驅動器電路WtD。
下面說明圖1A所示之SRAM構成要素之連接關係。單元電源電壓線控制電路ARVC和記憶單元MC經由單元電源線ARVDD被連接起來。其中，配置在圖1A中之橫向上之複數個記憶單元MC優選連接於同一單元電源線ARVDD上。另外，配置在圖1A中之縱向上之複數個 記憶單元MC優選通過同一局部接地線ARVSS進行接地。
通過位元線對BL及/BL將列開關選擇電路CSS和記憶單元MC進行連接。其中，按圖1A中橫向配置之複數個記憶單元MC優選通過同一條第1位元線BL進行連接，且通過同一條第2位元線/BL進行連接。
通過字元線WL將字驅動器電路WdD和記憶單元MC進行連接。其中，按圖1A中之縱向配置之複數個記憶單元MC優選通過同一條字元線WL進行連接。
下面對圖1A所示之SRAM之動作進行說明。控制電路Cnt輸入晶片啟動信號CEN、允許寫入信號WEN及位址信號Add。晶片啟動信號CEN為非啟動狀態時，控制電路Cnt為關閉狀態。晶片啟動信號CEN為啟動狀態時，控制電路Cnt為導通狀態，控制SRAM之讀寫動作。
在允許寫入信號WEN指示為資料寫時，控制電路Cnt將啟動寫驅動器電路WtD。寫驅動器電路WtD在寫動作時為啟動狀態，並將輸入資料信號Din向列開關選擇電路CSS傳送。寫驅動器電路WtD在寫動作以外時為非啟動狀態。
在允許寫入信號WEN指示為資料讀時，控制電路Cnt將啟動讀出放大器電路SA。讀出放大器電路SA在讀動作時被啟動，並將從列開關選擇電路CSS傳送來之微弱讀數據信號進行放大後生產輸出資料信號Dout。讀出放大器電路SA在讀動作以外時為非啟動狀態。
控制電路Cnt基於位址信號Add生成行位址RAdd和列位址CAdd。
行解碼器RD輸入行位址RAdd進行解碼，並根據解碼結果來控制字驅動器電路WdD。字驅動器電路WdD具有分別對應多行之複數個字驅動器。與行位址RAdd之解碼結果所示之行對應之字驅動器將被啟動，並驅動所對應之字元線WL。
列解碼器CD輸入列位址CAdd進行解碼，並根據解碼結果來控制 列開關選擇電路CSS和單元電源電壓線控制電路ARVC。
列開關選擇電路CSS從分別與多列對應之複數個位元線對BL及/BL中選擇與列位址CAdd對應之位元線對BL及/BL。所選擇之位元線對BL及/BL在讀動作時將連接到讀出放大器電路SA，在寫動作時將連接到寫驅動器電路WtD。而且，所選擇之位元線對BL及/BL在執行讀寫動作之前，將由圖中未示出之位元線預充電電路進行充電直至達到外部電源電壓Vdd的電平為止。
單元電源電壓線控制電路ARVC按列控制每列中設定之單元電源線ARVDD之電壓電平。在寫動作時，單元電源電壓線控制電路ARVC將所選擇的列之單元電源線ARVDD之電壓從外部電源電壓Vdd電平降低，而將其他列之單元電源線ARVDD之電壓維持為外部電源電壓Vdd電平。另外，在讀動作及待機時，單元電源電壓線控制電路ARVC將所有之單元電源線ARVDD之電壓維持為外部電源電壓Vdd的電平。
圖1B係圖1A之記憶單元陣列MCA中記憶單元MC[m,n]詳細結構之電路圖。其中，配列號碼m及n分別表示圖1A之記憶單元陣列MCA中的列及行。另外，記憶單元陣列MCA中之記憶單元MC優選全為相同結構。
下面說明圖1B所示記憶單元MC[m,n]之構成要素。前述記憶單元MC具有：第1及第2P溝道型電晶體P1和P2、第1~第4N溝道型電晶體N1~N4、第1存儲節點SN、以及第2存儲節點/SN。
下面說明圖1B所示之記憶單元MC[m,n]構成要素之連接關係。單元電源線ARVDD共同連接於第1P溝道型電晶體P1之汲極和第2P溝道型電晶體P2之汲極。局部接地線ARVSS共同連接於第1N溝道型電晶體N1之汲極和第2N溝道型電晶體N2之汲極。第1存儲節點SN共同連接於第1P溝道型電晶體P1之源極、第2P溝道型電晶體P2之閘極、第1N溝道型電晶體N1之源極、第2N溝道型電晶體N2之閘極、以及第3N 溝道型電晶體N3之汲極。第2存儲節點/SN共同連接於第1P溝道型電晶體P1之閘極、第2P溝道型電晶體P2之源極、第1N溝道型電晶體N1之閘極、第2N溝道型電晶體N2之源極、以及第4N溝道型電晶體N4之源極。第m列之字元線WL[m]共同連接於第3N溝道型電晶體N3之閘極、第4N溝道型電晶體N4之閘極。第n行之第1位元線BL[n]連接於第3N溝道型電晶體N3之源極。第n行之第2位元線/BL[n]連接於第4N溝道型電晶體N4之汲極。
一般SRAM係通過在重疊之多層佈線層上配置各種佈線，而且通過全部或部分貫穿佈線層來連接各種佈線之過孔或接觸孔而形成。本實施方式中，將圖1B所示之記憶單元之相關佈線配置在最下層即第1佈線層為一例。圖1A及圖1B所示之第1位元線BL及BL[n]、第2位元線/BL及/BL[n]、單元電源線ARVDD等配置在形成於第1佈線層上之第2佈線層上。圖1A及圖1B所示之字元線WL和局部接地線ARVSS配置在形成於第2佈線層上之第3佈線層上。
圖1C係在圖1B之記憶單元MC[m,n]及其週邊區域中，除去了半導體基板和第1佈線層後之平面圖。
下面說明圖1C所示之構成要素。首先，在半導體基板上形成4個N溝道型雜質區域NW1~NW4、4個P溝道型雜質區域PW1A、PW1B、PW2A及PW2B、以及12條閘極電極配線G1~G12。另外，在半導體基板之上述區域以外之區域上形成元件隔離區域。接下來，在第1佈線層上形成16條第1層佈線M101~M116。而且，在半導體基板和第1佈線層之間形成18個第1層佈線與雜質區域間之接觸區VN11~VN13、VN21~VN23、VN31~VN33、VN41~VN43、VP11~VP13以及VP21~VP23、還形成4個第1層佈線與閘極電極配線間之接觸區VG1~VG4。
下面說明圖1C所示構成要素之位置關係及連接關係。4個N溝道 型雜質區域NW1~NW4分別形成為圖1C中上下方向長之形狀。2個P溝道型雜質區域PW1A及PW1B與圖1C之上下方向並列配置。2個P溝道型雜質區域PW2A及PW2B與圖1C之上下方向並列配置。4個P溝道型雜質區域PW1A、PW1B、PW2A、PW2B形成於2個N溝道型雜質區域NW2和NW3之間。按圖1C中從左到右之順序配置有N溝道型雜質區域NW1、N溝道型雜質區域NW2、P溝道型雜質區域PW1A及PW1B、P溝道型雜質區域PW2A及PW2B、N溝道型雜質區域NW3及N溝道型雜質區域NW4。N溝道型雜質區域NW1~NW4、P溝道型雜質區域PW1A、PW1B、PW2A及PW2B分別被元件隔離區域進行隔離。
閘極電極配線G01~G12形成於圖1C之左右方向上，且配置在N溝道型雜質區域NW1~NW4、P溝道型雜質區域PW1A、PW1B、PW2A、PW2B、以及元件隔離區域上。閘極電極配線G01形成於N溝道型雜質區域NW1上。閘極電極配線G02橫跨N溝道型雜質區域NW2、P溝道型雜質區域PW1A及PW2A上而形成。閘極電極配線G03橫跨N溝道型雜質區域NW3及NW4上而形成。圖1C之示例中，閘極電極配線G01~G03按直線並列配置。
閘極電極配線G04形成在N溝道型雜質區域NW1上。閘極電極配線G05橫跨N溝道型雜質區域NW2、P溝道型雜質區域PW1A及PW2B上而形成。閘極電極配線G06橫跨N溝道型雜質區域NW3及NW4上而形成。圖1C之示例中，閘極電極配線G04~G06按直線並列配置。
閘極電極配線G07橫跨N溝道型雜質區域NW1及NW2上而形成。閘極電極配線G08橫跨P溝道型雜質區域PW1A、PW2B以及N溝道型雜質區域NW3上而形成。閘極電極配線G09形成於N溝道型雜質區域NW4上。圖1C之示例中，閘極電極配線G07~G09按直線並列配置。
閘極電極配線G10橫跨在N溝道型雜質區域NW1及NW2上而形成。閘極電極配線G11橫跨P溝道型雜質區域PW1B及PW2B、N溝道型 雜質區域NW3之上而形成。閘極電極配線G12橫跨N溝道型雜質區域NW4上而形成。圖1C之示例中，閘極電極配線G10~G12按直線並列配置。
第1層佈線M101橫跨在N溝道型雜質區域NW1及NW2上而形成。第1層佈線M102配置在P溝道型雜質區域PW1A上。第1層佈線M103配置在N溝道型雜質區域NW3上。第1層佈線M104配置在閘極電極配線G03上。第1層佈線M105配置在N溝道型雜質區域NW4上。
第1層佈線M106配置在N溝道型雜質區域NW1上。第1層佈線M107配置在閘極電極配線G07上。第1層佈線M108橫跨配置在N溝道型雜質區域NW2和P溝道型雜質區域PW1A之上。第1層佈線M109橫跨配置在P溝道型雜質區域PW2B和N溝道型雜質區域NW3上。第1層佈線M110配置在閘極電極配線G06上。第1層佈線M111配置在N溝道型雜質區域NW4上。
第1層佈線M112配置在N溝道型雜質區域NW1上。第1層佈線M113配置在閘極電極配線G07上。第1層佈線M114配置在N溝道型雜質區域NW2上。第1層佈線M115配置在P溝道型雜質區域PW2B上。第1層佈線M116橫跨配置在N溝道型雜質區域NW3及NW4上。
第1層佈線與雜質區域間之接觸區VN11將第1層佈線M101和N溝道型雜質區域NW1進行連接。第1層佈線與雜質區域間之接觸區VN12將第1層佈線M106和N溝道型雜質區域NW1進行連接。第1層佈線與雜質區域間之接觸區VN13將第1層佈線M112和N溝道型雜質區域NW1進行連接。第1層佈線與雜質區域間之接觸區VN21將第1層佈線M101和N溝道型雜質區域NW2進行連接。第1層佈線與雜質區域間之接觸區VN22將第1層佈線M108和N溝道型雜質區域NW2進行連接。第1層佈線與雜質區域間之接觸區VN23將第1層佈線M114和N溝道型雜質區域NW2進行連接。第1層佈線與雜質區域間之接觸區VN31將第1層佈線 M103和N溝道型雜質區域NW3進行連接。第1層佈線與雜質區域間之接觸區VN32將第1層佈線M109和N溝道型雜質區域NW3進行連接。第1層佈線與雜質區域間之接觸區VN33將第1層佈線M116和N溝道型雜質區域NW3進行連接。第1層佈線與雜質區域間之接觸區VN41將第1層佈線M105和N溝道型雜質區域NW4進行連接。第1層佈線與雜質區域間之接觸區VN42將第1層佈線M111和N溝道型雜質區域NW4進行連接。第1層佈線與雜質區域間之接觸區VN43將第1層佈線M116和N溝道型雜質區域NW4進行連接。
第1層佈線與雜質區域間之接觸區VP11將第1層佈線M102和P溝道型雜質區域PW1A進行連接。第1層佈線與雜質區域間之接觸區VP12將第1層佈線M108、P溝道型雜質區域PW1A以及閘極電極配線G08進行連接。第1層佈線與雜質區域間之接觸區VP13將P溝道型雜質區域PW1B和閘極電極配線G11進行連接。第1層佈線與雜質區域間之接觸區VP21將P溝道型雜質區域PW2A和閘極電極配線G02進行連接。第1層佈線與雜質區域間之接觸區VP22將第1層佈線M109、P溝道型雜質區域PW2B以及閘極電極配線G05進行連接。第1層佈線與雜質區域間之接觸區VP23將第1層佈線M115和P溝道型雜質區域PW2B進行連接。
第1層佈線及閘極電極配線間之接觸區VG1將第1層佈線M104和閘極電極配線G03進行連接。第1層佈線及閘極電極配線間之接觸區VG2將第1層佈線M110和閘極電極配線G06進行連接。第1層佈線及閘極電極配線間之接觸區VG3將第1層佈線M107和閘極電極配線G07進行連接。第1層佈線及閘極電極配線間之接觸區VG4將第1層佈線M113和閘極電極配線G10進行連接。
下面說明圖1C所示構成要素之動作。閘極電極配線G05中與N溝道型雜質區域NW2重疊之部分具有圖1B所示之N溝道型電晶體N1之閘 極之作用。閘極電極配線G05中與P溝道型雜質區域PW1A重疊之部分具有圖1B所示之P溝道型電晶體P1之閘極之作用。閘極電極配線G06中與N溝道型雜質區域NW3重疊之部分具有圖1B所示之N溝道型電晶體N4之閘極之作用。閘極電極配線G07中與N溝道型雜質區域NW2重疊之部分具有圖1B所示之N溝道型電晶體N3之閘極之作用。閘極電極配線G08中與P溝道型雜質區域PW2B重疊之部分具有圖1B所示之P溝道型電晶體P2之閘極之作用。閘極電極配線G07中與N溝道型雜質區域NW3重疊之部分具有圖1B所示之N溝道型電晶體N2之閘極之作用。第1層佈線M108具有圖1B所示之存儲節點SN之作用。第1層佈線M109具有圖1B所示之存儲節點/SN之作用。
圖1D係在圖1C所示之區域中，除去第1佈線層和第2佈線層後之平面圖。圖1D中所示之邊線X1、X2、Y1及Y2所示之範圍與圖1C所示之範圍相同。
下面說明圖1D所示之構成要素。第2佈線層上形成有第2層佈線M201~M205、M221~M223及M231~M233。第2層佈線M203具有第1突出部和第2突出部。第1佈線層上形成有第1層佈線M101~M116。第1佈線層和第2佈線層之間形成有第1層佈線與第2層佈線間之接觸區V101~V110。
由於第1層佈線M101~M116與圖1C相同，所以不再進行重複說明。
下面說明圖1D所示構成要素之位置關係及連接關係。第2層佈線M201~M205分別形成為圖1D中上下方向長之形狀。第2層佈線M201~M205按圖1D中從左到右之順序配置。第2層佈線M221~M223按圖1D中之上下方向並列配置，而且配置在第2層佈線M201及M202之間。第2層佈線M231~M233按圖1D中之上下方向並列配置，而且配置在第2層佈線M204及M205之間。
第2層佈線M201橫跨配置在第1層佈線M101、M106及M112上。第2層佈線M202橫跨配置在第1層佈線M101、M102、M108及M114上。第2層佈線M203之第1突出部配置在第1層佈線M102之上。第2層佈線M203之第2突出部配置在第1層佈線M115之上。第2層佈線M204橫跨配置在第1層佈線M103、M109、M115及M116之上。第2層佈線205橫跨配置在第1層佈線M105、M111及M116之上。
第2層佈線M221配置在第1層佈線M101上。第2層佈線M222配置在第1層佈線M107上。第2層佈線M223配置在第1層佈線M113上。第2層佈線M231配置在第1層佈線M104上。第2層佈線M232配置在第1層佈線M110上。第2層佈線M233配置在第1層佈線M116上。
第1層佈線與第2層佈線間之接觸區V101將第1層佈線M101和第2層佈線M221進行連接。第1層佈線與第2層佈線間之接觸區V102將第1層佈線M102和第2層佈線M203之第1突出部進行連接。第1層佈線與第2層佈線間之接觸區V103將第1層佈線M103和第2層佈線M204進行連接。第1層佈線與第2層佈線間之接觸區V104將第1層佈線M105和第2層佈線M205進行連接。第1層佈線與第2層佈線間之接觸區V105將第1層佈線M107和第2層佈線M222進行連接。第1層佈線與第2層佈線間之接觸區V106將第1層佈線M110和第2層佈線M223進行連接。第1層佈線與第2層佈線間之接觸區V107將第1層佈線M112和第2層佈線M201進行連接。第1層佈線與第2層佈線間之接觸區V108將第1層佈線M114和第2層佈線M202進行連接。第1層佈線與第2層佈線間之接觸區V109將第1層佈線M115和第2層佈線M203之第2突出部進行連接。第1層佈線與第2層佈線間之接觸區V110將第1層佈線M116和第2層佈線M233進行連接。
下面說明圖1D所示構成要素之動作。第2層佈線M202及M204分別具有圖1B所示之位元線對BL[n]及/BL[n]之作用。第2層佈線M203 具有圖1B所示之單元電源線ARVDD之作用。
由於第1層佈線M101~M116與圖1C相同，所以不再進行重複說明。
圖1E係在圖1C所示之區域中，除去第2佈線層和第3佈線層後之平面圖。圖1E中所示之邊線X1、X2、Y1及Y2所示之範圍與圖1C及圖1D中所示之範圍相同。
下面說明圖1E所示之構成要素。第3佈線層上形成有第3層佈線M31~M33。第2佈線層上形成有第2層佈線M201~M205、M221~M223及M231~M233。第2佈線層和第3佈線層之間形成有第2層佈線與第3層佈線間之接觸區V21~V24。
由於第2層佈線M201~M205、M221~M223及M231~M233與圖1D相同，所以不再進行重複說明。
下面說明圖1E所示構成要素之位置關係及連接關係。第3層佈線M31~M33分別形成為圖1E中左右方向長之形狀。第3層佈線M31~M33按圖1E中從上到下之順序進行配置。第3層佈線M31橫跨配置在第2層佈線M201~M205、M221、M231及M232上。第3層佈線M32橫跨配置在第2層佈線M201~M205、M222及M231上。第3層佈線M31橫跨配置在第2層佈線M201~M205、M222、M223及M233上。
第2層佈線與第3層佈線間之接觸區V21將第2層佈線M221和第3層佈線M31進行連接。第2層佈線與第3層佈線間之接觸區V22將第2層佈線M222和第3層佈線M32進行連接。第2層佈線與第3層佈線間之接觸區V23將第2層佈線M232和第3層佈線M32進行連接。第2層佈線與第3層佈線間之接觸區V24將第2層佈線M233和第3層佈線M33進行連接。
由於第2層佈線M201~M205、M221~M223及M231~M233與圖1D之內容相同，所以不再進行重複說明。
下面說明圖1E所示構成要素之動作。第3層佈線M31及M33具有圖1B所示之局部接地線ARVSS之作用。第3層佈線M32具有圖1B所示之字元線WL[m]之作用。
第2層佈線M201~M205、M221~M223及M231~M233與圖1D之內容相同，所以不再進行重複說明。
圖1F係更大範圍地示出圖1E中第2佈線層及第3佈線層之平面圖。其中，邊線X1、X2、Y1及Y2示出了與圖1C~圖1E相同之範圍。即，圖1E中示出了與圖1B中記憶單元MC[m,n]及其週邊對應之範圍，而圖1F中示出了與記憶單元MC[m,n]~MC[m+2,n+2]及其週邊對應之範圍。
具體地說就是，由邊線X2、X3、Y1及Y2所圍成之四邊形之範圍與記憶單元MC[m,n+1]對應，由邊線X1、X2、Y2及Y3所圍成之四邊形之範圍與記憶單元MC[m+1,n]對應，由邊線X3、X4、Y3及Y4所圍成之四邊形之範圍與記憶單元MC[m+2,n+2]對應。
下面說明圖1F所示之構成要素。第3佈線層上形成有第3層佈線M31~M37。第2佈線層上形成有第2層佈線M201~M211、M221~M226、M231~M236、M241~M246及M251~M256。
下面說明圖1F所示構成要素之位置關係及連接關係。圖1F所示構成要素按週期進行縱橫向配置，且該週期為記憶單元MC之2倍。換言之就是，圖1F所示構成要素對於邊線X1~X4及Y1~Y2之任一條來說，在記憶單元陣列之範圍內都呈線對稱配置。
即，第3層佈線M34及M36之位置關係和連接關係與第3層佈線M32相同。第3層佈線M35之位置關係及連接關係與第3層佈線M31相同。第3層佈線M37之位置關係及連接關係與第3層佈線M33相同。
另外，第2層佈線M206及M209之位置關係和連接關係與第2層佈線M203相同。第2層佈線M207及M208之位置關係和連接關係分別與 第2層佈線M201及M202相同。第2層佈線M210及M211之位置關係和連接關係分別與第2層佈線M204及M205相同。第2層佈線M224~M226、M241~M243及M244~M246之位置關係和連接關係分別與第2層佈線M221~M223相同。第2層佈線M234~M236、M241~M243及M244~M246之位置關係和連接關係分別與第2層佈線M231~M233相同。
前述週期性及對稱性與圖1F中未示出之半導體基板上之雜質區域相當。即，P溝道型雜質區域形成於邊線XW1及XW2之間、邊線XW3及XW4之間、邊線XW5及XW6之間、邊線XW7及XW8之間。N溝道型雜質區域形成於邊線XW2及XW3之間、邊線XW4及XW5之間、以及邊線XW6及XW7之間。
下面說明圖1F所示構成要素之動作。上述週期性及对象性也可解釋如下。即，第2層佈線M201具有位元線/BL[n-1]之作用。第2層佈線M202具有位元線BL[n]之作用。第2層佈線M203具有單元電源線ARVDD之作用。第2層佈線M204具有位元線/BL[n]之作用。第2層佈線M205具有位元線BL[n+1]之作用。第2層佈線M206具有單元電源線ARVDD之作用。第2層佈線M207具有位元線/BL[n+1]之作用。第2層佈線M208具有位元線BL[n+2]之作用。第2層佈線M209具有單元電源線ARVDD之作用。第2層佈線M210具有位元線/BL[n+2]之作用。第2層佈線M211具有位元線BL[n+3]之作用。
另外，第3層佈線M31具有局部接地線ARVSS之作用。第3層佈線M32具有字元線WL[n]之作用。第3層佈線M33具有局部接地線ARVSS之作用。第3層佈線M34具有字元線WL[n+1]之作用。第3層佈線M35具有局部接地線ARVSS之作用。第3層佈線M36具有字元線WL[n+2]之作用。第3層佈線M37具有局部接地線ARVSS之作用。
圖1G係根據以往技術製成之SRAM中，形成有第3佈線層和第4佈 線層各種配線之位置關係之平面圖。圖1G所示之佈線具有：外部電源電壓線VDD41~VDD45及VDD51~VDD54、外部接地電壓線VSS41~VDD45及VSS51~VSS54、局部接地線ARVSS41~ARVSS44、以及將這些佈線進行連接之過孔V。而且，圖1G中所示這些佈線之數量及過孔V個數僅為其中一例而已，而並非本發明之半導體裝置所限定之數量。
圖1G所示之各種配線中，外部電源電壓線VDD41~VDD45、外部接地電壓線VSS41~VDD45、局部接地線ARVSS41~ARVSS44在第3佈線層上按圖1G中之橫向進行平行配置。圖1G所示之各種配線中，外部電源電壓線VDD51~VDD54、外部接地電壓線VSS51~VSS54在第4佈線層中按圖1G中之縱向進行平行配置。圖1G所示之各種配線中，過孔V至少穿過第3佈線層和第4佈線層之間，但也可穿過其他更多之佈線層。
另外，圖图1G所示之外部電源電壓線VDD41~VDD44和外部接地電壓線VSS41~VSS44橫跨圖1A所示之內存印像圖電路MM和輸出電路Out而配置。圖1G所示之外部電源電壓線VDD45和外部接地電壓線VSS45橫跨圖1A所示之字驅動器電路WdD和控制電路Cnt而配置。圖1G所示之外部電源電壓線VDD51、VDD52和外部接地電壓線VSS51、VSS52橫跨圖1A所示之輸出電路Out和控制電路Cnt而配置。圖1G所示之外部電源電壓線VDD53、VDD54和外部接地電壓線VSS53、VSS54橫跨圖1A所示之記憶體印象圖電路MM和字驅動器電路WdD而配置。圖1G所示之局部接地線ARVSS41~ARVSS44配置在記憶體印象圖電路MM中，且配置在具有相同號碼之外部電源電壓線VDD41~VDD45和外部接地電壓線VSS41~VSS45之間。即，例如，局部接地線ARVSS42配置在外部電源電壓線VDD42和外部接地電壓線VSS42之間。
圖1G所示之過孔V配置在外部電源電壓線VDD41~VDD45與外部電源電壓線VDD51~VDD54之間之交點、外部接地電壓線VSS41~VSS45與外部接地電壓線VSS51~VSS54之間之交點上。圖1G所示示例中，外部電源電壓線VDD41~VDD45及VDD51~54、外部接地電壓線VSS41~VSS45及VSS51~VSS54具有相同之寬度。因此，上述交點每一個之形狀都為正方形或近似正方形之長方形。因此，圖1G所示示例中，過孔V之形狀為橫向之長方形，且上述各交點上都配置有兩個長方形之過孔V。
下面說明圖1G所示之SRAM之各種配線之連接關係。外部電源電壓線VDD41~VDD45經由過孔V分別連接於外部電源電壓線VDD51~VDD54。外部接地電壓線VSS41~VSS45經由過孔V分別連接於外部接地電壓線VSS51~VSS54。
下面看看圖1G虛線範圍內之佈線部分1a。前述佈線部分1a具有：外部電源電壓線VDD42、局部接地線ARVSS42、外部接地電壓線VSS42、外部電源電壓線VDD51~VDD54之一部分、外部接地電壓線VSS51~VSS54之一部分、以及將上述佈線進行連接之過孔V。
圖1G所示之佈線部分1a中，在外部電源電壓線VDD42和外部接地電壓線VSS42之間之區域中，在局部接地線ARVSS42之延長線上之區域，即輸出電路Out中所包括之區域中，在第4佈線層中殘留有空區域VS2。與佈線部分1a時一樣，在其他局部接地線ARVSS41、ARVSS43及ARVSS44各自之延長線上也殘留有空區域。後文將把佈線部分1a作為有效利用前述空區域之實施例進行說明，且這些實施例可適用於所有空區域。
圖1H係在一般SRAM中與記憶單元陣列之局部接地線相關之佈線結構概略之方塊電路圖。下面說明圖1H所示之構成要素。圖1H所示之方塊電路圖具有記憶單元陣列MCA、輸出電路Out、第1及第2接地 線開關電路ARGSw1、ARGSw2。本實施方式中，第1及第2接地線開關電路ARGSw1、ARGSw2分別具有待機信號線STB、外部接地電壓線VSS、局部接地線ARVSS、以及複數個N溝道型電晶體NS1、NS2。記憶單元陣列MCA具有形成於第3佈線層之複數條字元線WL、形成於第3佈線層之複數條局部接地線ARVSS、形成於第4佈線層之複數條局部接地線ARVSS。
下面說明圖1H所示構成要素之位置關係及連接關係。第1接地線開關電路ARGSw1、記憶單元陣列MCA、第2接地線開關電路ARGSw2、以及輸出電路Out按圖1H中從右到左之順序配置。特別是，記憶單元陣列MCA配置在第1及第2接地線開關電路ARGSw1、ARGSw2之間。
第1及第2接地線開關電路ARGSw1及ARGSw2中所具有之複數個N溝道型電晶體NS1的每一個中，閘極與待機信號線STB連接。同樣地，源極或汲極中有一個與外部接地電壓線VSS連接，而另一個與局部接地線ARVSS連接。
第1及第2接地線開關電路ARGSw1和ARGSw2中所具有之複數個N溝道型電晶體NS2的每一個中，源極或汲極中有一個連接於外部接地電壓線VSS，而另一個與閘極共同連接於局部接地線ARVSS。
形成於記憶單元陣列MCA之第4佈線層上之複數條局部接地線ARVSS為平行配置。而且，前述第4佈線層上之局部接地線ARVSS之間的間隔標識為D。間隔D相當於N個記憶單元MC。此實施方式中，N為不小於2的整數，此例中為16。換言之即是，每16個記憶單元MC設置1條局部接地線ARVSS。
形成於記憶單元陣列MCA之第3佈線層上之複數條局部接地線ARVSS與同樣形成於第3佈線層上之複數條字元線WL之間為交互平行，而且與形成於第4佈線層上之複數條局部接地線ARVSS垂直相 交。
形成於記憶單元陣列MCA之第4佈線層上之複數條局部接地線ARVSS的一端分別連接於第1接地線開關電路ARGSw1中之局部接地線ARVSS，而另一端分別連接於第2接地線開關電路ARGSw2中之局部接地線ARVSS。另外，形成於記憶單元陣列MCA之第4佈線層上之複數條局部接地線ARVSS經由圖中未示出之複數個第3佈線層與第4佈線層間之接觸區分別連接于同樣形成於第3佈線層上之複數條局部接地線ARVSS。
下面說明圖1H所示構成要素之動作。在第1及第2接地線開關電路ARGSw1和ARGSw2中，N溝道型電晶體NS1之閘極被供給共同之待機信號。在向SRAM發出待機指示時，通過將待機信號設為高電平，便可使N溝道型電晶體NS1設為關閉狀態。此時，通過與二極體連接之N溝道型電晶體NS2將局部接地線ARVSS之電壓保持為比外部接地電壓Vss高出閾值電壓Vth之電壓。此實施方式中，外部接地電壓Vss等於0V。由此，可向記憶單元陣列提供不使所保持之資料消失之電壓。
相反地，將待機信號設為低電平時，N溝道型電晶體NS1便為導通狀態，且局部接地線ARVSS之電壓大致等於外部接地電壓Vss，即為0V。另外，向外部接地電壓線VSS供給來自SRAM外部的接地電壓。另外，待機信號係基於從SRAM外部供給之任意模式信號而在SRAM電路內部生成的。
圖1I係在一般SRAM中與記憶單元陣列之外部電源電壓線VDD及外部接地電壓線VSS相關佈線結構概略之方塊電路圖。下面說明圖1I所示之構成要素。圖1I所示之方塊電路圖具有：記憶單元陣列MCA、輸出電路Out、第1及第2接地線開關電路ARGSw1和ARGSw2、複數條外部電源電壓線VDD、複數條外部接地電壓線VSS、複數條局部接地 線ARVSS、以及複數條信號線SGN。記憶單元陣列MCA具有：複數個記憶單元陣列子陣列MCASG、複數條阱供電用電壓線VDDW、複數條阱接地用電壓線VSSW。
下面說明圖1I所示構成要素之位置關係及連接關係。從圖1I之右到左之順序依次配置有第1接地線開關電路ARGSw1、記憶單元陣列MCA、第2接地線開關電路ARGSw2、輸出電路Out。
記憶單元陣列MCA中，複數條阱供電用電壓線VDDW和複數條阱接地用電壓線VSSW分別形成於圖1I之上下方向，且彼此成對平行配置在圖1I之左右方向。而且，在每一對之間都配置有1個記憶單元陣列子陣列MCASG。換言之即是，在圖1I之左右方向按週期性配置有1條阱供電用電壓線VDDW、1條阱接地用電壓線VSSW、以及1個記憶單元陣列子陣列MCASG。
而且，1個記憶單元陣列子陣列MCASG在圖1I之左右方向上並列配置有M個記憶單元MC。本實施方式中，M為不小於2的整數，此例中M為64。換言之即是，每64個記憶單元MC都配置有阱供電用電壓線VDDW和阱接地用電壓線VSSW。
複數條外部電源電壓線VDD、複數條外部接地電壓線VSS、複數條局部接地線ARVSS和複數條信號線SGN形成於圖1I之左右方向上，即與阱供電用電壓線VDDW及阱接地用電壓線VSSW垂直相交之方向，且平行配置於圖1I之上下方向上。
局部接地線ARVSS從第1接地線開關電路ARGSw1延伸到第2接地線開關電路ARGSw2而橫跨過記憶單元陣列MCA。外部電源電壓線VDD和外部接地電壓線VSS從第1接地線開關電路ARGSw1延伸到輸出電路Out而橫跨過記憶單元陣列MCA和第2接地線開關電路ARGSw2。信號線SGN橫跨過第1接地線開關電路ARGSw1、記憶單元陣列MCA、第2接地線開關電路ARGSw2和輸出電路Out。
複數條外部電源電壓線VDD經由圖中未示出之接觸點分別連接於複數條阱供電用電壓線VDDW。同樣地，複數條外部接地電壓線VSS經由圖中未示出之接觸點分別與複數條阱接地用電壓線VSSW連接。
下面說明圖1I所示構成要素之動作。阱供電用電壓線VDDW雖然形成於第3佈線層，但可經由下層佈線或接觸點向半導體基板上之N溝道型雜質區域供給外部電源電壓Vdd。同樣地，阱接地用電壓線VSSW雖然形成於第3佈線層，但可經由下層佈線或接觸點等向半導體基板上之P溝道型雜質區域供給外部接地電壓Vss。
圖1J係在一般SRAM中與雜質區域及向雜質區域供電之相關佈線結構概略之方塊電路圖。下面說明圖1J所示之構成要素。圖1J所示之方塊電路圖具有：第1接地線開關電路ARGSw1、複數個記憶單元陣列子陣列MCASG、複數條阱供電用電壓線VDDW、複數條阱接地用電壓線VSSW、複數個P溝道型雜質區域PW、複數個N溝道型雜質區域NW、第2接地線開關電路ARGSw2、以及輸出電路Out。
下面說明圖1J所示構成要素之位置關係及連接關係。首先，由於第1接地線開關電路ARGSw1、複數個記憶單元陣列子陣列MCASG、複數條阱供電用電壓線VDDW、複數條阱接地用電壓線VSSW、第2接地線開關電路ARGSw2、輸出電路Out之間之位置關係與圖1I時的一樣，所以不再進行重複說明。
其次，複數個P溝道型雜質區域PW和複數個N溝道型雜質區域NW都是形成在與半導體基板上之記憶單元陣列MCA對應之區域，即，其上配置有複數條阱供電用電壓線VDDW和複數條阱接地用電壓線VSSW。
複數個P溝道型雜質區域PW和複數個N溝道型雜質區域NW分別形成於圖1J中左右方向長之形狀，而且，交互配置於圖1J之上下方向 上。因此，各個P溝道型雜質區域PW與所有阱接地用電壓線VSSW垂直相交。同樣地，各個N溝道型雜質區域NW與所有阱供電用電壓線VDDW垂直相交。
複數個P溝道型雜質區域PW和複數條阱接地用電壓線VSSW經由圖中未示出之佈線和接觸點等彼此連接。同樣地，複數個N溝道型雜質區域NW和複數條阱供電用電壓線VDDW經由圖中未示出之佈線和接觸點等彼此連接。圖1J僅列出了將這些連接關係作為連接點的概要。
圖2A係第1實施方式中配線部分2之結構之平面圖。下面說明圖2A所示配線部分2之構成要素。圖2A所示之配線部分2具有外部電源電壓線VDD2及VDD51~VDD54、外部接地電壓線VSS2及VSS51~VSS54、局部接地線ARVSS2、以及過孔V。
本實施方式中，圖2A所示之外部電源電壓線VDD51~VDD54和外部接地電壓線VSS51~VSS54分別與圖1G所示之外部電源電壓線VDD51~VDD54和外部接地電壓線VSS51~VSS54一致。另外，圖2A所示之外部電源電壓線VDD2、外部接地電壓線VSS2以及局部接地線ARVSS2分別對應於圖1G所示之外部電源電壓線VDD42、外部接地電壓線VSS42以及局部接地線ARVSS42。如上前述，可將圖2A所示之配線部分2與圖1G所示之SRAM中之佈線部分1a替換使用。
圖2B係第1實施方式中外部電源電壓線VDD2及外部接地電壓線VSS2之結構之平面圖。圖2A及圖2B所示之外部電源電壓線VDD2相當於在圖1G所示之外部電源電壓線VDD42上追加2個突出部2D1、2D2且一體化形成之電源電壓線。
本實施方式中，第1突出部2D1配置在外部電源電壓線VDD2與外部電源電壓線VDD51之間之交叉部上以增加交叉部之面積，並根據所增加之面積在前述交叉部上形成比圖1G更多過孔V，且與外部電源電 壓線VDD2和外部電源電壓線VDD51連接。為便於理解，可將前述過孔V分為與第1突出部2D1連接之過孔群和與其他交叉部連接之其他過孔群，還可形成橫跨兩個區域之過孔V。
同樣地，第2突出部2D2配置在外部電源電壓線VDD2和外部電源電壓線VDD52之間之交叉部上以增加交叉部之面積，並根據所增加之面積在前述交叉部上形成比圖1G更多過孔V，且與外部電源電壓線VDD2和外部電源電壓線VDD52連接。為便於理解，可將前述過孔V分為與第2突出部2D2連接之過孔群和與其他交叉部連接之其他過孔群，還可形成橫跨兩個區域之過孔V。
圖2A及圖2B所示之外部接地電壓線VSS2相當於在圖1G所示之外部接地電壓線VSS42上追加2個突出部2S1、2S2且一體化形成之電壓線。
本實施方式中，第1突出部2S1配置在外部接地電壓線VSS2和外部接地電壓線VSS51之間之交叉部上以增加交叉部之面積，並根據所增加之面積在前述交叉部上形成比圖1G更多過孔V，且與外部接地電壓線VSS2和外部接地電壓線VSS51連接。為便於理解，可將過孔V分為與第1突出部2S1連接之過孔群和與其他交叉部連接之其他過孔群，還可形成橫跨兩個區域之過孔V。
同樣地，第2突出部2S2配置在外部接地電壓線VSS2和外部接地電壓線VSS52之間之交叉部上以增加交叉部之面積，並根據所增加之面積在前述交叉部上形成比圖1G更多過孔V，且與外部接地電壓線VSS2和外部接地電壓線VSS52連接。為便於理解，可將過孔V分為與第2突出部2S2連接之過孔群和與其他交叉部連接之其他過孔群，還可形成橫跨兩個區域之過孔V。
第1實施方式中之配線部分2中，從圖2A及圖2B的左到右之方向上，外部電源電壓線VDD2及外部接地電壓線VSS2之第1突出部2D1及 2S1與第2突出部2D2及2S2按順序交互配置。這是由於：為了在各個突出部上儘量形成更多過孔V，因此，外部電源電壓線VDD2及外部接地電壓線VSS2之間之區域則選擇圖2A及圖2B的縱向上儘量長之形狀。
利用圖2A及圖2B所示第1實施方式中之配線部分2，可獲得如下効果。即，通過增加在佈線層間傳導外部電源電壓Vdd和外部接地電壓Vss之過孔V之數量，便可強化半導體裝置之電源電路。本實施方式尤其適用于通過過孔V之數量來規定降低電源電壓及電源EM等。
(第2實施方式)圖3A係第2實施方式中配線部分3之結構之平面圖。下面說明圖3A所示配線部分3之構成要素。圖3A所示之配線部分3具有：外部電源電壓線VDD3及VDD51~VDD54、外部接地電壓線VSS3及VSS51~VSS54、局部接地線ARVSS3、以及過孔V。
本實施方式中，圖3A所示之外部電源電壓線VDD51~VDD54和外部接地電壓線VSS51~VSS54分別與圖1G所示之外部電源電壓線VDD51~VDD54和外部接地電壓線VSS51~VSS54一致。而且，圖3A所示之外部電源電壓線VDD3、外部接地電壓線VSS3和局部接地線ARVSS3分別與圖1G所示之外部電源電壓線VDD42、外部接地電壓線VSS42和局部接地線ARVSS42一致。如上前述，可將圖3A所示之配線部分3與圖1G所示之SRAM中之佈線部分1a替換使用。
圖3B係第2實施方式中外部電源電壓線VDD3及外部接地電壓線VSS3之結構之平面圖。圖3A及圖3B所示之外部電源電壓線VDD3相當於在圖1G所示之外部電源電壓線VDD42上追加突出部3D且一體形成電源電壓線。
通過追加前述突出部3D，便可使外部電源電壓線VDD3中具有輸出電路Out之部分之寬度比圖1G所示之外部電源電壓線VDD42的更寬。換言之就是，通過追加前述突出部3D，可使外部電源電壓線 VDD3中與外部電源電壓線VDD51及VDD52交叉之部分之寬度比圖1G所示之外部電源電壓線VDD42的更寬。結果，增大了與外部電源電壓線VDD3和外部電源電壓線VDD51、VDD52之間之交叉部之面積。並根據所增加之面積在前述交叉部上形成比圖1G更多過孔V，且分別與外部電源電壓線VDD3和外部電源電壓線VDD51、VDD52連接。為便於理解，可將過孔V分為與突出部3D連接之過孔群和與其他交叉部連接之其他過孔群，還可形成橫跨兩個區域之過孔V。
同樣地，圖3A及圖3B所示之外部接地電壓線VSS3相當於在圖1G所示之外部接地電壓線VSS42上追加突出部3S且一體化形成之電壓線。
通過追加前述突出部3S，便可使外部接地電壓線VSS3中具有輸出電路Out的部分之寬度比圖1G所示之外部接地電壓線VSS42的更寬。換言之就是，通過追加前述突出部3S，可使外部接地電壓線VSS3中與外部接地電壓線VSS51及VSS52交叉之部分之寬度比圖1G所示之外部接地電壓線VSS42時的更寬。結果，增大了外部接地電壓線VSS3和外部接地電壓線VSS51、VSS52之間之交叉部之面積。並根據所增加之面積在前述交叉部上形成比圖1G更多過孔V，且分別與外部接地電壓線VSS3、外部接地電壓線VSS51及VSS52連接。為便於理解，可將過孔V分為與突出部3S連接之過孔群和與其他交叉部連接之其他過孔群，還可形成橫跨兩個區域之過孔V。
圖3A及圖3B所示之突出部3D及3S上，除了外部電源電壓線VDD51、VDD52及與外部接地電壓線VSS51、VSS52之間之交叉部之外，還設置有沒形成過孔V之凸緣。通過設置前述凸緣，可使外部電源電壓線VDD3及外部接地電壓線VSS3之每一個所具有之輸出電路Out部分之寬度相同。另外，從外部電源電壓線VDD3與外部接地電壓線VSS3作為電源電路之對稱性方面考慮，優選如圖3A及圖3B所示、 將兩者之佈線寬度設為相同，但此特徵僅為其中一例而已，而非本實施方式之限定條件。
利用圖3A及圖3B所示第2實施方式中之配線部分3，可獲得如下效果。即，通過增加在佈線層間傳導外部電源電壓Vdd和外部接地電壓Vss之過孔V之數量，以及通過擴大電源類佈線之寬度，便可強化半導體裝置之電源電路。本實施方式尤其適用于通過過孔V之數量和電源類佈線之寬度來規定降低電源電壓、以及電源EM等。
(第3實施方式)圖4A係第3實施方式中配線部分4之結構之平面圖。下面說明圖4A所示配線部分4之構成要素。圖4A所示配線部分4包括：外部電源電壓線VDD4及VDD51~VDD54、外部接地電壓線VSS4及VSS51~VSS54、局部接地線ARVSS4以及過孔V。
本實施方式中，圖4A所示之外部電源電壓線VDD51~VDD54和外部接地電壓線VSS51~VSS54分別與圖1G所示之外部電源電壓線VDD51~VDD54和外部接地電壓線VSS51~VSS54一致。但是，圖4A中更換為外部電源電壓線VDD51和外部接地電壓線VSS51。
另外，圖4A所示之外部電源電壓線VDD4、外部接地電壓線VSS4、以及局部接地線ARVSS4分別對應於圖1G所示之外部電源電壓線VDD42、外部接地電壓線VSS42、局部接地線ARVSS42。如上前述，可將圖4A所示之配線部分4與圖1G所示之SRAM中之佈線部分1a替換使用。
圖4B係第3實施方式中外部電源電壓線VDD4及外部接地電壓線VSS4之結構之平面圖。圖4及圖4B所示之外部電源電壓線VDD4相當於在圖1G所示之外部電源電壓線VDD42上追加了突出部4D且一體形成之電源電壓線。
通過追加前述突出部4D，便可使外部電源電壓線VDD4中具有輸出電路Out部分之寬度比圖1G所示外部電源電壓線VDD42的更寬。換 言之就是，通過追加前述突出部4D，可使外部電源電壓線VDD4中與外部電源電壓線VDD51及VDD52交叉之部分之寬度比圖1G所示外部電源電壓線VDD42的更寬。結果，增大了與外部電源電壓線VDD4、外部電源電壓線VDD51及VDD52之間之交叉部之面積。並根據所增加之面積在前述交叉部上形成比圖1G更多過孔V，且分別與外部電源電壓線VDD4、外部電源電壓線VDD51及VDD52連接。為便於理解，可將過孔V分為與突出部4D連接之過孔群和與其他交叉部連接之其他過孔群，還可形成橫跨兩個區域之過孔V。
圖4A及圖4B所示之外部接地電壓線VSS4相當於在圖1G所示之外部接地電壓線VSS42上追加2個突出部4S1、4S2且一體形成之電源電壓線。
本實施方式中，第1突出部4S1配置在外部接地電壓線VSS4和外部接地電壓線VSS51之間之交叉部上以增加交叉部之面積，並根據所增加之面積在前述交叉部上形成比圖1G更多過孔V，且與外部接地電壓線VSS4及外部接地電壓線VSS51連接。為便於理解，可將前述過孔V分為與第1突出部4S1連接之過孔群和與其他交叉部連接之其他過孔群，還可形成橫跨兩個區域之過孔V。
同樣地，第2突出部4S2配置在外部接地電壓線VSS4和外部接地電壓線VSS52之間之交叉部上以增加交叉部之面積，並根據所增加之面積在前述交叉部上形成比圖1G更多過孔V，且與外部接地電壓線VSS4及外部接地電壓線VSS52連接。為便於理解，可將前述過孔V分為與第2突出部4S2連接之過孔群和與其他交叉部連接之其他過孔群，還可形成橫跨兩個區域之過孔V。
第3實施方式之配線部分4中，從圖4A及圖4B中的左到右之方向上，外部接地電壓線VSS4之第1突出部4S1、外部電源電壓線VDD4之突出部4D、以及外部接地電壓線VSS4之第2突出部4S2按順序交互配 置。這是由於：與第1實施方式同樣地，為了將各突出部之形狀儘量按圖4A及圖4B之縱向拉長，且為了與第2實施方式一樣將外部電源電壓線VDD4中具有輸出電路Out之部分之寬度擴大。另外，本實施方式之配線部分4中，可很容易地更換外部電源電壓線VDD4之形狀和外部接地電壓線VSS4之形狀。此時，外部電源電壓線VDD51、VDD52以及外部接地電壓線VSS51、VSS52之位置關係也可進行適當地變更。
利用圖4A及圖4B所示第3實施方式中之配線部分4，可獲得如下效果。即，通過增加在佈線層間傳導外部電源電壓Vdd和外部接地電壓Vss之過孔V之數量，以及通過擴大一部分電源類佈線之寬度，便可強化半導體裝置之電源電路。本實施方式尤其適用于通過過孔V之數量、以及外部電源電壓線或外部接地電壓線中任意一方之寬度來規定降低電源電壓、以及電源EM等。
(第4實施方式)圖5A係第4實施方式中配線部分5之結構之平面圖。下面說明圖5A所示配線部分5之構成要素。圖5A所示之配線部分5具有：外部電源電壓線VDD5及VDD51~VDD54、外部接地電壓線VSS5及VSS51~VSS54、局部接地線ARVSS5以及過孔V。
本實施方式中，圖5A所示之外部電源電壓線VDD51~VDD54和外部接地電壓線VSS51~VSS54分別與圖1G所示之外部電源電壓線VDD51~VDD54、外部接地電壓線VSS51~VSS54一致。另外，圖5A所示之外部電源電壓線VDD5、外部接地電壓線VSS5、局部接地線ARVSS5分別與圖1G所示之外部電源電壓線VDD42、外部接地電壓線VSS42、以及局部接地線ARVSS42一致。如上前述，可將圖5A所示之配線部分5與圖1G所示SRAM中之佈線部分1a替換使用。
圖5B係第4實施方式中外部電源電壓線VDD5及外部接地電壓線VSS5之結構之平面圖。圖5A及圖5B所示之外部電源電壓線VDD5相當於在圖1G所示之外部電源電壓線VDD42上追加2個突出部5D1、 5D2且一體形成之電源電壓線。
本實施方式中，第1突出部5D1配置在外部電源電壓線VDD5和外部電源電壓線VDD51之間之交叉部上以增加交叉部之面積，並根據所增加之面積在前述交叉部上形成比圖1G更多過孔V，且與外部電源電壓線VDD5和外部電源電壓線VDD51連接。為便於理解，可將前述過孔V分為與第1突出部5D1連接之過孔群和與其他交叉部連接之其他過孔群，還可形成橫跨兩個區域之過孔V。
同樣地，第2突出部5D2配置在外部電源電壓線VDD5和外部電源電壓線VDD52之間之交叉部上以增加交叉部之面積，並根據所增加之面積在前述交叉部上形成比圖1G更多過孔V，且與外部電源電壓線VDD5和外部電源電壓線VDD52連接。為便於理解，可將前述過孔V分為與第2突出部5D2連接之過孔群和與其他交叉部連接之其他過孔群，還可形成橫跨兩個區域之過孔V。
另外，第2突出部5D2除了前述交叉部之外，還具有與外部電源電壓線VDD5一體形成之凸緣。前述凸緣形成於被夾在外部接地電壓線VSS51和外部電源電壓線VDD52之間，同時也被夾在外部電源電壓線VDD5和外部接地電壓線VSS5之間之區域上。
另外，圖5A及圖5B所示之外部接地電壓線VSS5相當於在圖1G所示之外部接地電壓線VSS42上追加2個突出部5S1、5S2且一體形成之電壓線。
本實施方式中，第1突出部5S1配置在外部接地電壓線VSS5和外部接地電壓線VSS51之間之交叉部上以增加交叉部之面積，並根據所增加之面積在前述交叉部上形成比圖1G更多過孔V，且與外部接地電壓線VSS5和外部接地電壓線VSS51連接。為便於理解，可將前述過孔V分為與第1突出部5S1連接之過孔群和與其他交叉部連接之其他過孔群，還可形成橫跨兩個區域之過孔V。
同樣地，第2突出部5S2配置在外部接地電壓線VSS5和外部接地電壓線VSS52之間之交叉部上以增加交叉部之面積，在所前述交叉部上，根據所增加之面積來形成比圖1G更多過孔V，且與外部接地電壓線VSS2和外部接地電壓線VSS52連接。為便於理解，可將前述過孔V分為與第2突出部5S2連接之過孔群和與其他交叉部連接之其他過孔群，還可形成橫跨兩個區域之過孔V。
另外，第1突出部5S1除了前述交叉部之外，還具有與外部接地電壓線VSS5一體形成之凸緣。前述凸緣形成於被夾在外部接地電壓線VSS51和外部電源電壓線VDD52之間，同時也被夾在外部電源電壓線VDD5和外部接地電壓線VSS5之間之區域上。
第1實施方式之配線部分2中，從圖2A及圖2B中左到右之方向上，外部電源電壓線VDD2及外部接地電壓線VSS2之第1突出部2D1、2S1及第2突出部2D2、2S2按順序交互配置。這是由於：為了確保盡可能多地在各突出部上形成更多過孔V，且為了確保各個部分也可儘量保持更大之配線寬度，所以在外部電源電壓線VDD2及外部接地電壓線VSS2之間之區域則選擇圖2A及圖2B之縱向上儘量長之形狀。
利用圖2A及圖2B所示第1實施方式中之配線部分2，可獲得如下効果。即，通過增加在佈線層間傳導外部電源電壓Vdd和外部接地電壓Vss之過孔V之數量，以及通過擴大電源類佈線之寬度，便可強化半導體裝置之電源電路。本實施方式尤其適用于通過過孔V之數量和電源類佈線之寬度來規定降低電源電壓、以及電源EM等，特別適用于過孔V數量之影響比佈線寬度之影響更大時之情況。
(第5實施方式)圖6A係第5實施方式中配線部分6之結構之平面圖。下面說明圖6A所示配線部分6之構成要素。圖6A所示之配線部分6具有：外部電源電壓線VDD6a、VDD6b及VDD51~VDD54、外部接地電壓線VSS6a、VSS6b及VSS51~VSS54、局部接地線 ARVSS6a、ARVSS6b、以及過孔V。
本實施方式中，圖6A所示之外部電源電壓線VDD51~VDD54和外部接地電壓線VSS51~VSS54分別與圖1G所示之外部電源電壓線VDD51~VDD54和外部接地電壓線VSS51~VSS54一致。而且，圖6A所示之外部電源電壓線VDD6a及VDD6b、外部接地電壓線VSS6a及VSS6b、局部接地線ARVSS6a及ARVSS6b分別對應於圖1G所示之外部電源電壓線VDD42、外部接地電壓線VSS42、外部電源電壓線VDD43、外部接地電壓線VSS43、局部接地線ARVSS42、以及局部接地線ARVSS43。如上前述，可將圖6A所示之配線部分6與圖1G所示之SRAM中之配線部分1b替換使用。請注意，本實施方式中，圖1G所示之外部接地電壓線VSS42及外部電源電壓線VDD43和圖6A所示之外部接地電壓線VSS6b及外部接地電壓線VSS6a中，具有交換所施加之電壓之作用。
圖6B係第5實施方式中外部電源電壓線VDD6a及VDD6b之結構之平面圖。圖6C係第5實施方式中外部接地電壓線VSS6a及VSS6b之結構之平面圖。圖6A及圖6B所示之外部電源電壓線VDD6a及VDD6b相當於在圖1G所示之外部電源電壓線VDD42及外部接地電壓線VSS42上追加了突出部6D且一體形成之電壓線。由於外部電源電壓線VDD6a及VDD6b與突出部6D為一體形成，所以，後文將稱之為外部電源電壓線VDD6。
突出部6D形成於外部電源電壓線VDD6a及VDD6b之間具有輸出電路Out之區域上。因此，突出部6D具有：與外部電源電壓線VDD51及VDD52交叉之第1交叉部、與外部接地電壓線VSS51及VSS52交叉之第2交叉部、以及其他部分。
前述第1交叉部上形成有過孔V，且與外部電源電壓線VDD6、外部電源電壓線VDD51及VDD52連接。此時，可將過孔V分為設在外部 電源電壓線VDD6a及外部電源電壓線VDD51之交叉部上之過孔群、設在外部電源電壓線VDD6b及外部電源電壓線VDD51之交叉部上之過孔群、以及設在突出部6D及外部電源電壓線VDD51之交叉部上之過孔群，但也可形成橫跨複數個交叉部之過孔V。同樣地，也可將過孔V分為設在外部電源電壓線VDD6a及外部電源電壓線VDD52之交叉部上之過孔群、設在外部電源電壓線VDD6b及外部電源電壓線VDD52之交叉部上之過孔群、以及設在突出部6D及外部電源電壓線VDD52之交叉部上之過孔群，但也可形成橫跨複數個交叉部之過孔V。
同樣地，圖6A及圖6C所示之外部接地電壓線VSS6a及VSS6b相當於在圖1G所示之外部電源電壓線VDD43及外部接地電壓線VSS43上追加突出部6S且一體形成之電壓線。由於外部接地電壓線VSS6a及VSS6b與突出部6S一體化形成為配線，所以後文將之稱為外部接地電壓線VSS6。
突出部6S形成於外部接地電壓線VSS6a及VSS6b之間具有輸出電路Out之區域上。因此，突出部6S具有：與外部電源電壓線VDD51及VDD52交叉之第1交叉部、與外部接地電壓線VSS51及VSS52交叉之第2交叉部、以及其他部分。
前述第2交叉部上形成有過孔V，且與外部接地電壓線VSS6、外部接地電壓線VSS51及VSS52連接。此時，可將過孔V分為設在外部接地電壓線VSS6a及外部接地電壓線VSS51之交叉部上之過孔群、設在外部接地電壓線VSS6b及外部接地電壓線VSS51之交叉部上之過孔群、以及設在突出部6S及外部接地電壓線VSS51之交叉部上之過孔群，但也可形成橫跨複數個交叉部之過孔V。同樣地，也可將過孔V分為設在外部接地電壓線VSS6a及外部接地電壓線VSS52之交叉部上之過孔群、設在外部接地電壓線VSS6b及外部接地電壓線VSS52之交叉部上之過孔群、以及設在突出部6S及外部接地電壓線VSS52之交叉 部上之過孔群，但也可形成橫跨複數個交叉部之過孔V。
利用圖6A~圖6C所示第5實施方式中之配線部分6，可獲得如下效果。即，通過設置已部分擴大了佈線寬度之外部電源電壓線VDD6及外部接地電壓線VSS6，並增加在佈線層間傳導外部電源電壓Vdd及外部接地電壓Vss之過孔V之數量，便可強化半導體裝置之電源電路。本實施方式尤其適用與通過過孔V之數量來規定降低電源電壓及電源EM，尤其適用於規格大幅超過了基準時。
(第6實施方式)圖7A係第6實施方式中配線部分7之結構之平面圖。下面說明圖7A所示配線部分7之構成要素。圖7A所示之配線部分7具有：外部電源電壓線VDD7a、VDD7b及VDD51~VDD54、外部接地電壓線VSS7a、VSS7b及VSS51~VSS54、局部接地線ARVSS7a及ARVSS7b、以及過孔V。
圖7B係第6實施方式中外部電源電壓線VDD7a及VDD7b之結構之平面圖。圖7C係第6實施方式中外部接地電壓線VSS7a及VSS7b之結構之平面圖。圖7A及圖7B所示之外部電源電壓線VDD7a及VDD7b相當於在圖1G所示之外部電源電壓線VDD42及外部接地電壓線VSS42上追加了突出部7D並一體形成之電源電壓線。由於外部電源電壓線VDD7a及VDD7b與突出部7D一體形成為配線，所以後文將之稱為外部電源電壓線VDD7。
同樣地，圖7A及圖7C所示之外部接地電壓線VSS7a及VSS7b相當於在圖1G所示之外部電源電壓線VDD43及外部接地電壓線VSS43上追加突出部7S並一體形成之電壓線。由於外部接地電壓線VSS7a及VSS7b與突出部7S為一體形成為配線，所以後文將之稱為外部接地電壓線VSS7。
圖7A~圖7C所示第6實施方式中之配線部分7相當於在圖6A~圖6C所示第5實施方式中之配線部分6上進行如下變更。即，將第6實施 方式中之外部電源電壓線VDD7a及VDD7b、外部接地電壓線VSS7a及VSS7b中之佈線寬度設置為比第5實施方式中之外部電源電壓線VDD6a及VDD6b、外部接地電壓線VSS6a及VSS6b的更細。由於本實施方式中配線部分7之其他構成與第5實施方式一樣，所以不再進行重複說明。
根據本實施方式，除了可獲得與第5實施方式同樣效果之外，還可獲得比第5實施方式更好之佈線性。
(第7實施方式)圖8A係第7實施方式中配線部分8之結構之平面圖。下面說明圖8A所示配線部分8之構成要素。圖8A所示之配線部分8具有：外部電源電壓線VDD8a、VDD8b及VDD51~VDD54、外部接地電壓線VSS8a、VSS8b及VSS51~VSS54、局部接地線ARVSS8a及ARVSS8b、以及過孔V。
圖8B係第7實施方式中外部電源電壓線VDD8a及VDD8b之結構之平面圖。圖8C係第7實施方式中外部接地電壓線VSS8a及VSS8b之結構之平面圖。圖8A及圖8B所示之外部電源電壓線VDD8a及VDD8b相當於在圖1G所示之外部電源電壓線VDD42及外部接地電壓線VSS42上追加了第1突出部8D1和第2突出部8D2並一體形成之電源電壓線。由於外部電源電壓線VDD8a及VDD8b與第1及第2突出部8D1及8D2一體形成為配線，所以後文將之稱為外部電源電壓線VDD8。
同樣地，圖8A及圖8C所示外部接地電壓線VSS8a及VSS8b相當於在圖1G所示外部電源電壓線VDD43及外部接地電壓線VSS43上追加第1突出部8S1和第2突出部8S2並一體形成之電壓線。由於外部接地電壓線VSS8a及VSS8b與突出部8S一體形成為配線，所以後文將之稱為外部接地電壓線VSS8。
圖8A~圖8C所示第7實施方式中之配線部分8相當於在圖7A~圖7C所示第6實施方式中之配線部分7上進行如下變更。即，從第7實施 方式中外部電源電壓線VDD7之突出部7D去掉與外部電源電壓線VDD51或VDD52交叉之第1或第2交叉部以外之部分，或者，從第7實施方式中外部接地電壓線VSS7之突出部7S去掉與外部接地電壓線VSS51或VSS52交叉之第1或第2交叉部以外之部分。
換言之就是，圖8B所示之第7實施方式中外部電源電壓線VDD8之第1突出部8D1與外部電源電壓線VDD51交叉，並經由過孔V連接。另外，外部電源電壓線VDD8之第2突出部8D2與外部電源電壓線VDD52交叉並經由過孔V連接。同樣地，圖8C所示之第8實施方式中外部接地電壓線VSS8之第1突出部8S1與外部接地電壓線VSS51交叉，並經由過孔V連接。另外，外部接地電壓線VSS8之第2突出部8S2與外部接地電壓線VSS52交叉，並經由過孔V連接。
由於本實施方式中配線部分8之其他構成與第6實施方式一樣，所以不再進行重複說明。
根據本實施方式，可將外部電源電壓線VDD8a及VDD8b、外部接地電壓線VSS8a及VSS8b之間之佈線寬度抑制得較細。因此，根據本實施方式，除了可獲得第6實施方式中所獲得的效果之外，還可獲得提高佈線性的效果。
以上根據實施方式具體地說明了本案發明人所作之發明，但是本發明並不受到前述實施方式之限定，在不超出其要旨之範圍內能夠進行種種變更，在此無需贅言。另外，在技術上不存在矛盾之範圍內，還可將上述各實施方式進行自由組合。
2‧‧‧配線部分
ARVSS2‧‧‧局部接地線
VDD2‧‧‧外部電源電壓線
VDD51‧‧‧外部電源電壓線
VDD52‧‧‧外部電源電壓線
VDD53‧‧‧外部電源電壓線
VDD54‧‧‧外部電源電壓線
VSS2‧‧‧外部接地電壓線
VSS51‧‧‧外部接地電壓線
VSS52‧‧‧外部接地電壓線
VSS53‧‧‧外部接地電壓線
VSS54‧‧‧外部接地電壓線

Claims (12)

  1. 一種半導體裝置，包括：第1佈線，形成於第1佈線層，第2佈線，在前述第1佈線層，沿著前述第1佈線而形成，第3佈線，在前述第1佈線層之、前述第1及前述第2佈線之間之區域，沿著前述第1及前述第2佈線而形成，突出部，形成於前述第1佈線層之、前述第1及前述第2佈線之間之區域，與前述第1佈線一體化，第4佈線，在第2佈線層，與前述第1及前述第2佈線以及前述突出部交叉而形成，第5佈線，在前述第2佈線層，與前述第1、前述第2及前述第3佈線交叉而形成，第1過孔群，形成於前述第1佈線和前述第4佈線之交叉部，且連接前述第1佈線和前述第4佈線，第2過孔群，形成於前述第2佈線和前述第5佈線之交叉部，且連接前述第2佈線和前述第5佈線，以及第3過孔群，形成於前述突出部和前述第4佈線之交叉部，且連接前述突出部和前述第4佈線。
  2. 如請求項1所記載之半導體裝置，其中前述突出部係第1突出部，還包括：第2突出部，形成於前述第1佈線層之、前述第1及前述第2佈線之間之區域，且與前述第2佈線一體化，第6佈線，在前述第2佈線層，與前述第1及前述第2佈線以及前述第2突出部交叉而形成，第4過孔群，形成於前述第2佈線和前述第6佈線之交叉部，且 連接前述第2佈線和前述第6佈線，以及第5過孔群，形成於前述第2突出部和前述第6佈線之交叉部，且連接前述第2突出部和前述第6佈線。
  3. 如請求項1所記載之半導體裝置，其中前述突出部亦與前述第2佈線一體化，且還包括：第4過孔群，形成於前述第1佈線和前述第5佈線之交叉部，且連接前述第1佈線和前述第5佈線，第5過孔群，形成於前述第2佈線和前述第4佈線之交叉部，且連接前述第2佈線和前述第4佈線。
  4. 如請求項2所記載之半導體裝置，其中前述第1突出部與前述第2突出部交互配置在前述第1及前述第2佈線之間的區域中。
  5. 如請求項2所記載之半導體裝置，其中還包括：第7佈線，在前述第2佈線層之、前述第4及前述第6佈線之間之區域，沿著前述第6佈線且與前述第1及前述第2佈線、以及前述第1及前述第2突出部交叉而形成，第8佈線，在前述第2佈線層之、前述第4及前述第7佈線之間之區域，沿著前述第4佈線且與前述第1及前述第2佈線、以及前述第1及前述第2突出部交叉而形成，第6過孔群，形成於前述第1佈線和前述第7佈線之交叉部，且連接前述第1佈線和前述第7佈線，第7過孔群，形成於前述第1突出部和前述第7佈線之交叉部，且連接前述第1突出部和前述第7佈線，第8過孔群，形成於前述第2佈線和前述第8佈線之交叉部，且連接前述第2佈線和前述第8佈線，以及 第9過孔群，形成於前述第2突出部和前述第8佈線之交叉部，且連接前述第2突出部和前述第8佈線，前述第1突出部包括：與前述第4佈線交叉之第1交叉部、與前述第7佈線交叉之第2交叉部、以及形成於前述第1及前述第2交叉部之間之凸緣，前述第2突出部包括：與前述第6佈線交叉之第1交叉部、與前述第8佈線交叉之第2交叉部、以及形成於前述第1及前述第2交叉部之間之凸緣。
  6. 如請求項2所記載之半導體裝置，其中還包括：第3突出部，形成於前述第1佈線層之、前述第1及前述第2佈線之間之區域，且與前述第2佈線一體化，第7佈線，在前述第2佈線層之、前述第4及前述第6佈線之間之區域，沿著前述第6佈線且與前述第1及前述第2佈線以及前述第1突出部交叉而形成，第8佈線，在前述第2佈線層之、前述第4及前述第6佈線外側之區域，沿著前述第4佈線且與前述第1及前述第2佈線以及前述第3突出部交叉而形成，第6過孔群，形成於前述第1佈線和前述第7佈線之交叉部，且連接前述第1佈線和前述第7佈線，第7過孔群，形成於前述第1突出部和前述第7佈線之交叉部，且連接前述第1突出部和前述第7佈線，第8過孔群，形成於前述第2佈線和前述第8佈線之交叉部，且連接前述第2佈線和前述第8佈線，以及第9過孔群，形成於前述第3突出部和前述第8佈線之交叉部，且連接前述第3突出部和前述第8佈線， 前述第1突出部包括：與前述第4佈線交叉之第1交叉部、與前述第7佈線交叉之第2交叉部、以及形成於前述第1及前述第2交叉部之間之凸緣。
  7. 如請求項2所記載之半導體裝置，其中還包括：第3突出部，形成於前述第1佈線層之、前述第1及前述第2佈線之間之區域，且與前述第1佈線一體化，第4突出部，形成於前述第1佈線層之、前述第1及前述第2佈線之間之區域，且與前述第2佈線一體化，第7佈線，形成於前述第2佈線層之、前述第4及前述第6佈線之間之區域，沿著前述第6佈線且與前述第1及前述第2佈線、以及前述第3突出部交叉而形成，第8佈線，形成於前述第2佈線層之、前述第4及前述第6佈線外側之區域，沿著前述第4佈線且與前述第1及前述第2佈線、以及前述第4突出部交叉而形成，第6過孔群，形成於前述第1佈線和前述第7佈線之交叉部，且連接前述第1佈線和前述第7佈線，第7過孔群，形成於前述第3突出部和前述第7佈線之交叉部，且連接前述第3突出部和前述第7佈線，第8過孔群，形成於前述第2佈線和前述第8佈線之交叉部，且連接前述第2佈線和前述第8佈線，第9過孔群，形成於前述第4突出部和前述第8佈線之交叉部，且連接前述第4突出部和前述第8佈線，前述第3突出部包括形成於前述第1佈線層之、前述第7佈線和前述第8佈線之間之區域之凸緣，前述第4突出部包括形成於前述第1佈線層之、前述第7佈線和 前述第8佈線之間之區域之凸緣。
  8. 如請求項3所記載之半導體裝置，其中還包括：第6佈線，在前述第1佈線層，與前述第4及前述第5佈線交叉而形成，第7佈線，在前述第1佈線層，沿著前述第6佈線而形成，第8佈線，在前述第1佈線層之、前述第6及前述第7佈線之間之區域，沿著前述第6及前述第7佈線而形成，第2突出部，前述突出部為第1突出部，且在前述第1佈線層之、前述第6及前述第7佈線之間之區域與前述第6及前述第7佈線一體化而形成，第9佈線，在前述第2佈線層，與前述第1、前述第2、前述第4及前述第5佈線以及前述第1及前述第2突出部交叉而形成，第10佈線，在前述第2佈線層，與前述第1~前述第6佈線交叉而形成，第6過孔群，形成於前述第6佈線和前述第9佈線之交叉部，且連接前述第6佈線和前述第9佈線，第7過孔群，形成於前述第7佈線和前述第9佈線之交叉部，且連接前述第7佈線和前述第9佈線，第8過孔群，形成於前述第2突出部和前述第9佈線之交叉部，且連接前述第2突出部和前述第9佈線，第9過孔群，形成於前述第6佈線和前述第10佈線之交叉部，且連接前述第6佈線和前述第10佈線，以及第10過孔群，形成於前述第7佈線和前述第10佈線之交叉部，且連接前述第7佈線和前述第10佈線。
  9. 如請求項8所記載之半導體裝置，其中 還包括：第11佈線，在前述第2佈線層之、前述第4及前述第9佈線之間之區域，沿著前述第9佈線，且與前述第1、前述第2、前述第6、前述第7佈線以及與前述第1及前述第2突出部交叉而形成，第12佈線，在前述第2佈線層之、前述第4及前述第11佈線之間之區域，沿著前述第4佈線、且與前述第1、前述第2、前述第6、前述第7佈線以及前述第1、前述第2突出部交叉而形成，第11過孔群，形成於前述第11佈線和前述第1及前述第2佈線以及前述第1突出部之交叉部，且連接前述第11佈線、前述第1、前述第2佈線以及前述第1突出部，以及第12過孔群，形成於前述第12佈線、前述第6、前述第7佈線以及前述第2突出部之交叉部，且連接前述第12佈線、前述第6、前述第7佈線以及前述第2突出部。
  10. 如請求項9所記載之半導體裝置，其中前述第1、前述第2、前述第4及前述第5佈線之寬度比前述第3及前述第6佈線之寬度大。
  11. 如請求項2、4至7中任一項所記載之半導體裝置，其中還包括與前述第1、前述第2及前述第3佈線連接之記憶單元，前述第1佈線與第1電壓源連接，前述第2佈線與第2電壓源連接，前述第3佈線與第3電壓源連接。
  12. 如請求項8至10中任一項所記載之半導體裝置，其中還包括與前述第1、前述第3及前述第4佈線連接之記憶單元，前述第1佈線與第1電壓源連接，前述第6佈線與第2電壓源連接，前述第3佈線與第3電壓源連接。
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