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TW202309902A - 記憶體電路 - Google Patents

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TW202309902A
TW202309902A TW111105323A TW111105323A TW202309902A TW 202309902 A TW202309902 A TW 202309902A TW 111105323 A TW111105323 A TW 111105323A TW 111105323 A TW111105323 A TW 111105323A TW 202309902 A TW202309902 A TW 202309902A
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TW111105323A
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奕 王
張彤誠
鵬飛 喻
李谷桓
黃家恩
李俊穎
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台灣積體電路製造股份有限公司
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Abstract

一種記憶體電路包括耦合至複數個位元線、複數個字元線、複數個源極線、及一控制線的複數個位元單元。位元單元中之第一者及位元單元中之第二者耦合至位元線中之第一者。第一位元單元耦合至源極線中之第一者。第二位元單元耦合至源極線中之第二者。第一源極線不同於第二源極線。

Description

記憶體電路、裝置及其方法
無。
本案的一實施例係關於記憶體電路及裝置、以及其操作。
記憶體電路及裝置需要在不同的情境中操作。記憶體電路及裝置亦需要在不同的情境中正確讀取及寫入。記憶體電路及裝置可包括不同的電路及操作方法，以解決不同的情境。
無。
以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施例、或實例。下文描述組件及配置的特定實例以簡化本案。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本案在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。
此外，為了便於描述，在本文中可使用空間相對術語，諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」及類似者，來描述諸圖中圖示之一個元件或特徵與另一（多個）元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。設備可另外定向（旋轉90度或處於其他定向），且本文中所使用之空間相對描述符可類似地加以相應解釋。
記憶體電路包括用於儲存資料的複數個位元單元。在一些半導體製造製程中，位元單元的所有源極線可連接至接地電壓位準，以便在記憶體電路中的位元單元之間保持相干性。當記憶體電路處於程式設計模式時，選擇位元單元中之一些用於寫入操作。位元單元中之一些可經半選，當這些位元單元的選擇訊號線的部分具有高電壓位準時。當位元單元經半選時，選擇訊號線處的高電壓位準及源極線處的接地電壓位準可導致位元單元上的大電壓應力。大的電壓應力可導致記憶體電路中的寫入干擾錯誤。因此，在記憶體電路中應避免位元單元上的大電壓應力。
根據一些實施例，位元單元的源極線經單獨控制，並供應以高於接地位準的電壓位準。舉例而言，未被選位元單元的源極線可經單獨控制並供應以正電源電壓V DD。源極線處的V DD電壓位準消除未被選位元單元上的大電壓應力，並防止未被選位元單元中可能的寫入干擾錯誤。或者，未被選位元單元的源極線可經單獨控制並供應有V DD/2的正電壓。源極線處V DD/2的電壓位準緩解電壓應力並減少未被選位元單元中的寫入干擾錯誤。
根據一些實施例，在相鄰位元單元之間添加電晶體以保持位元單元的製程相干性。舉例而言，除了用於資料儲存功能的電晶體以外，兩個相鄰位元單元各個包括一額外電晶體，且額外電晶體彼此連接。額外電晶體的閘極供應有負電源電壓V SS。V SS的電壓位準關閉額外電晶體。儘管如此，所連接額外電晶體使能相鄰位元單元之間的製程相干性。在一些實施例中，兩個額外電晶體之間的連接線不連接任何其他電路，即，連接線保持「浮置」。
或者，在相鄰位元單元之間添加額外電晶體但不彼此連接。舉例而言，兩個相鄰位元單元各個包括一額外電晶體，但額外電晶體不彼此連接。額外電晶體的閘極供應有負電源電壓V SS。V SS的電壓位準關閉額外電晶體。額外電晶體的源極線分別保持浮置。
第1圖係根據一些實施例的例示性記憶體裝置100之方塊圖。記憶體裝置100包括控制邏輯電路110、位址解碼器120、輸入/輸出(input/output，I/O)緩衝器130、及記憶體陣列140。記憶體陣列140包括列解碼器141、行解碼器142、及位元單元陣列143。
控制邏輯電路110用以接收命令訊號，將命令訊號解碼為內部控制訊號，並將內部控制訊號發送至記憶體陣列140、位址解碼器120、及/或I/O緩衝器130。
位址解碼器120用以接收位址訊號，將位址訊號解碼為列位址及行位址，並分別將列位址及行位址提供至列解碼器141及行解碼器142。
I/O緩衝器130用以接收輸入資料訊號並將輸入資料訊號提供至記憶體陣列140用於寫入操作，及自記憶體陣列140接收資料訊號並將資料訊號提供為用於讀取操作的輸出資料訊號。
列解碼器141用以自位址解碼器120接收列位址，並選擇位元單元陣列143中的一或多個位元單元列。行解碼器142用以自位址解碼器120接收行位址，並選擇位元單元陣列143中的一或多個位元單元行。
位元單元陣列143包括配置成列與行的複數個位元單元，並耦合至複數個位元線、複數個字元線、複數個源極線、及一或多個控制線。基於位元線、字元線、及控制線上的訊號選擇位元單元用於讀取或寫入操作。位元單元陣列143中的位元單元如本文所揭示地實施。
第2圖圖示根據一些實施例的例示性記憶體電路200。記憶體電路200可在記憶體裝置100（第1圖）的位元單元陣列143中實施。控制器（未顯示）用以控制記憶體電路200中的位元單元，如本文所述。控制器可由記憶體裝置100（第1圖）的控制邏輯電路110及/或位址解碼器120實施。
如第2圖中所示，記憶體電路200包括四個位元單元，即，位元單元00、10、01、及11。位元單元00及位元單元10耦合至第一位元線BL＜0＞。位元單元00亦耦合至第一字元線WL＜0＞。位元單元10亦耦合至第二字元線WL＜1＞。位元單元01及位元單元11耦合至第二位元線BL＜1＞。位元單元01亦耦合至字元線WL＜0＞。位元單元11亦耦合至字元線WL＜1＞。
第2圖及本案的一實施例中的其他圖中的所有電晶體均為n型金屬氧化物半導體場效電晶體(n-type metal-oxide-semiconductor field-effect transistor，NMOS)。NMOS電晶體中之一或多者可由p型金屬氧化物半導體場效電晶體(p-type metal-oxide-semiconductor field-effect transistor，PMOS)或其他類型的電晶體實施，只要其控制訊號亦經修改以執行與本文描述的NMOS及電路的功能相當的功能。為了避免NMOS與PMOS之間的混淆，在第2圖中，在訊號線（例如，Ncgate、WL＜0＞、WL＜1＞、及VSS）與NMOS的閘極的連接點處未顯示「點」。
如第2圖中所示，位元單元00包括電容器211、三個電晶體212、213、及214。電容器211的端子耦合至位元線BL＜0＞。電晶體212的閘極耦合至控制線Ncgate。電晶體213的閘極耦合至字元線WL＜0＞。電容器211與電晶體212及213串聯耦合，並用以用作資料儲存的位元單元。電晶體213亦耦合至電晶體214。
如第2圖中所示，電晶體213的源極耦合至第一源極線SL＜0＞。當未選擇位元單元00用於資料存取時，即，BL＜0＞=0伏特且WL＜0＞=0伏特，控制器用以將0伏特（或接地電壓位準）的源極線訊號供應至源極線SL＜0＞，即，SL＜0＞=0伏特。控制器亦用以將0伏特的控制訊號供應至控制線Ncgate，即，V Ncgate=0伏特。
當選擇位元單元00用於資料存取時，即，BL＜0＞=V QPS伏特且WL＜0＞=V WL伏特，控制器用以將0伏特（或接地電壓位準）的源極線訊號供應至源極線SL＜0＞，即，SL＜0＞=0伏特。控制器亦用以將V Ncgate伏特的控制訊號供應至控制線Ncgate，即，Ncgate＝V Ncgate伏特。電壓V QPS為用於程式化記憶體的電力供應電壓，諸如用於程式化非揮發性記憶體或電熔絲的一次性可程式(one-time programming，OTP)電力供應電壓。舉例而言，電壓V QPS可高於、等於、或低於V DD，其中V DD為供應至核心電路的正電源電壓。舉例而言，記憶體裝置可具有3.0伏特的輸入/輸出電力供應電壓、2.5伏特的OTP電力供應電壓（即，V QPS）、及1.2伏特的核心電力供應電壓。輸入/輸出電力供應電壓、OTP電力供應電壓（即，V QPS）、及核心電力供應電壓的其他值可應用於本文揭示的所有記憶體裝置。
當位元單元00經半選時，例如，BL＜0＞=0伏特且WL＜0＞=V WL伏特，控制器用以例如將V DD伏特（或正電源電壓）的源極線訊號供應至源極線SL＜0＞，即，SL＜0＞=V DD伏特。控制器亦用以將0伏特的控制訊號供應至控制線Ncgate，即，V Ncgate=0伏特。
或者，當位元單元00經半選時，例如，BL＜0＞=V QPS伏特且WL＜0＞=0伏特，控制器用以將V DD伏特（或正電源電壓）的源極線訊號供應至源極線SL＜0＞，即，SL＜0＞=V DD伏特。控制器亦用以將V Ncgate伏特的控制訊號供應至控制線Ncgate，即，Ncgate＝V Ncgate伏特。在這一半選情況下，BL＜0＞=V QPS伏特且SL＜0＞=V DD伏特。電壓V QPS等於或接近V DD。因此，在半選位元單元00上幾乎沒有或沒有電壓應力。
在一些實施例中，當位元單元00經半選時，控制器用以將V DD/2伏特的源極線訊號供應至源極線SL＜0＞，即，SL＜0＞=V DD/2伏特。在這一情況下，BL＜0＞=V QPS伏特且SL＜0＞=V DD/2伏特。因此，BL＜0＞與SL＜0＞之間的電壓差為V QPS-V DD/2伏特。這一電壓差減輕半選位元單元00上可能的電壓應力。
如第2圖中所示，電晶體213耦合至電晶體214。電晶體214的閘極耦合至V SS伏特（或接地電壓位準）的負電力線。閘極處V SS的電壓位準關閉電晶體214。電晶體214的源極透過連接線220耦合至位元單元10的電晶體234。由於電晶體234的閘極耦合至V SS伏特（或接地電壓位準）的負電力線，故閘極處V SS的電壓位準亦關閉電晶體234。
電路中的「浮置」端子在本文定義為不連接至任何其他電路的端子，因此不攜帶電流。因為電晶體214及234均關閉，且連接線220未耦合至任何其他電路，所以連接線220被認為係「浮置」的。電晶體214的源極及電晶體234的源極亦被認為係「浮置」的，儘管其彼此耦合。由於電晶體214始終關閉，故電晶體214不影響上述位元單元00之未被選、被選、及半選操作。
如第2圖中所示，位元單元10包括電容器231及三個電晶體232、233、及234。電容器231的端子耦合至位元線BL＜0＞。電晶體232的閘極耦合至控制線Ncgate。電晶體233的閘極耦合至字元線WL＜1＞。電容器231與電晶體232及233串聯耦合，並用以用作資料儲存的位元單元。電晶體233亦耦合至電晶體234。
電晶體233的源極耦合至第二源極線SL＜1＞。當未選擇位元單元10用於資料存取時，即，BL＜0＞=0伏特且WL＜1＞=0伏特，控制器用以將0伏特（或接地電壓位準）的源極線訊號供應至源極線SL＜1＞，即，SL＜1＞=0伏特。控制器亦用以將0伏特的控制訊號供應至控制線Ncgate，即，V Ncgate=0伏特。
當選擇位元單元10用於資料存取時，即，BL＜0＞=V QPS伏特且WL＜1＞=V WL伏特，控制器用以將0伏特（或接地電壓位準）的源極線訊號供應至源極線SL＜1＞，即，SL＜1＞=0伏特。控制器亦用以將V Ncgate伏特的控制訊號供應至控制線Ncgate，即，Ncgate＝V Ncgate伏特。
當位元單元10經半選時，例如，BL＜0＞=0伏特且WL＜1＞=V WL伏特，控制器用以將V DD伏特（或正電源電壓）的源極線訊號供應至源極線SL＜1＞，即，SL＜1＞=V DD伏特。控制器亦用以將0伏特的控制訊號供應至控制線Ncgate，即，V Ncgate=0伏特。
或者，當位元單元10經半選時，例如，BL＜0＞=VQPS伏特且WL＜1＞=0伏特，控制器用以將V DD伏特（或正電源電壓）的源極線訊號供應至源極線SL＜1＞，即，SL＜1＞=V DD伏特。控制器亦用以將V Ncgate伏特的控制訊號供應至控制線Ncgate，即，Ncgate＝V Ncgate伏特。在這一半選情況下，BL＜0＞=V QPS伏特且SL＜1＞=V DD伏特。電壓V QPS等於或接近V DD。因此，在半選位元單元10上幾乎沒有或沒有電壓應力。
在一些實施例中，當位元單元10經半選時，控制器用以將V DD/2伏特的源極線訊號供應至源極線SL＜1＞，即，SL＜1＞=V DD/2伏特。在這一情況下，BL＜0＞=V QPS伏特且SL＜1＞=V DD/2伏特。因此，BL＜0＞與SL＜1＞之間的電壓差為V QPS-V DD/2伏特。這一電壓差減輕半選位元單元10上可能存在的電壓應力。
如第2圖中所示，電晶體233耦合至電晶體234。如上所述對於位元單元00，電晶體234的閘極耦合至V SS伏特（或接地電壓位準）的負電力線。閘極處V SS的電壓位準關閉電晶體234。電晶體234的源極透過連接線220耦合至位元單元00的電晶體214。如上所述，連接線220被認為係「浮置」的，且電晶體214及234的源極被認為係「浮置」的，儘管其彼此耦合。由於電晶體234始終關閉，故電晶體234不影響上述位元單元10之未被選、被選、及半選擇操作。
如第2圖中所示，位元單元01包括電容器221及三個電晶體222、223、及224。電容器221的端子耦合至位元線BL＜1＞。電晶體222的閘極耦合至控制線Ncgate。電晶體223的閘極耦合至字元線WL＜0＞。電容器221與電晶體222及223串聯耦合，並用以用作資料儲存的位元單元。電晶體223亦耦合至電晶體224。
電晶體223的源極耦合至源極線SL＜0＞。當未選擇位元單元01用於資料存取時，即，BL＜1＞=0伏特且WL＜0＞=0伏特，控制器用以將0伏特（或接地電壓位準）的源極線訊號供應至源極線SL＜0＞，即，SL＜0＞=0伏特。控制器亦用以將0伏特的控制訊號供應至控制線Ncgate，即V Ncgate=0伏特。
當選擇位元單元01用於資料存取時，即，BL＜1＞=V QPS伏特且WL＜0＞=V WL伏特，控制器用以將0伏特（或接地電壓位準）的源極線訊號供應至源極線SL＜0＞，即，SL＜0＞=0伏特。控制器亦用以將V Ncgate伏特的控制訊號供應至控制線Ncgate，即，Ncgate＝V Ncgate伏特。
當位元單元01經半選時，例如，BL＜1＞=0伏特且WL＜0＞=V WL伏特，控制器用以將V DD伏特（或正電源電壓）的源極線訊號供應至源極線SL＜0＞，即，SL＜0＞=V DD伏特。控制器用以將0伏特的控制訊號供應至控制線Ncgate，即，V Ncgate=0伏特。
或者，當位元單元01經半選時，例如，BL＜1＞=V QPS伏特且WL＜0＞=0伏特，控制器用以將V DD伏特（或正電源電壓）的源極線訊號供應至源極線SL＜0＞，即，SL＜0＞=V DD伏特。控制器亦用以將V Ncgate伏特的控制訊號供應至控制線Ncgate，即，Ncgate＝V Ncgate伏特。在這一半選情況下，BL＜1＞=V QPS伏特且SL＜0＞=V DD伏特。電壓V QPS等於或接近V DD。因此，在半選位元單元01上幾乎沒有或沒有電壓應力。
在一些實施例中，當位元單元01經半選時，控制器用以將V DD/2伏特的源極線訊號供應至源極線SL＜0＞，即，SL＜0＞=V DD/2伏特。在這一情況下，BL＜1＞=V QPS伏特且SL＜0＞=V DD/2伏特。因此，BL＜1＞與SL＜0＞之間的電壓差為V QPS-V DD/2伏特。這一電壓差減輕半選位元單元01上可能的電壓應力。
如第2圖中所示，電晶體223耦合至電晶體224。電晶體224的閘極耦合至V SS伏特（或接地電壓位準）的負電力線。閘極處V SS的電壓位準關閉電晶體224。電晶體224的源極透過連接線230耦合至位元單元11的電晶體244。由於電晶體244的閘極亦耦合至V SS伏特（或接地電壓位準）的負電力線，故閘極處V SS的電壓位準亦關閉電晶體244。由於電晶體224及244均關閉，且連接線230不耦合至任何其他電路，故連接線230被認為係「浮置」的。電晶體224的源極及電晶體244的源極亦被認為係「浮置」的，儘管其彼此耦合。由於電晶體224始終關閉，故電晶體224不影響上述位元單元01之未被選、被選、及半選操作。
如第2圖中所示，位元單元11包括電容器241及三個電晶體242、243、及244。電容器241的端子耦合至位元線BL＜1＞。電晶體242的閘極耦合至控制線Ncgate。電晶體243的閘極耦合至字元線WL＜1＞。電容器241與電晶體242及243串聯耦合並用以用作資料儲存的位元單元。電晶體243亦耦合至電晶體244。
電晶體243的源極耦合至源極線SL＜1＞。當未選擇位元單元11用於資料存取時，即，BL＜1＞=0伏特且WL＜1＞=0伏特，控制器用以將0伏特（或接地電壓位準）的源極線訊號供應至源極線SL＜1＞，即，SL＜1＞=0伏特。控制器亦用以將0伏特的控制訊號供應至控制線Ncgate，即，V Ncgate=0伏特。
當選擇位元單元11用於資料存取時，即，BL＜1＞=V QPS伏特且WL＜1＞=V WL伏特，控制器用以將0伏特（或接地電壓位準）的源極線訊號供應至源極線SL＜1＞，即，SL＜1＞=0伏特。控制器亦用以將V Ncgate伏特的控制訊號供應至控制線Ncgate，即，Ncgate＝V Ncgate伏特。
當位元單元11經半選時，例如，BL＜1＞=0伏特且WL＜1＞=V WL伏特，控制器用以將V DD伏特（或正電源電壓）的源極線訊號供應至源極線SL＜1＞，即，SL＜1＞=V DD伏特。控制器亦用以將0伏特的控制訊號供應至控制線Ncgate，即，V Ncgate=0伏特。
或者，當位元單元11經半選時，例如，BL＜1＞=V QPS伏特且WL＜1＞=0伏特，控制器用以將V DD伏特（或正電源電壓）的源極線訊號供應至源極線SL＜1＞，即，SL＜1＞=V DD伏特。控制器亦用以將V Ncgate伏特的控制訊號供應至控制線Ncgate，即，Ncgate＝V Ncgate伏特。在這一半選情況下，BL＜1＞=V QPS伏特且SL＜1＞=V DD伏特。電壓V QPS等於或接近V DD。因此，在半選位元單元11上沒有或幾乎沒有電壓應力。
在一些實施例中，控制器用以將V DD/2伏特的源極線訊號供應至源極線SL＜1＞，即，SL＜1＞=V DD/2伏特。在這一情況下，BL＜1＞=V QPS伏特且SL＜1＞=V DD/2伏特。因此，BL＜1＞與SL＜1＞之間的電壓差為V QPS-V DD/2伏特。這一電壓差減輕半選位元單元11上可能的電壓應力。
如第2圖中所示，電晶體243耦合至電晶體244。如上文所述對於位元單元01，電晶體244的閘極耦合至V SS伏特（或接地電壓位準）的負電力線。閘極處V SS的電壓位準關閉電晶體244。電晶體244的源極透過連接線230耦合至位元單元01的電晶體224。如上所述，連接線230被認為係「浮置」的，且電晶體224及244的源極被認為係「浮置」的，儘管其彼此耦合。由於電晶體244始終關閉，故電晶體244不影響上述位元單元11之未被選、被選、及半選操作。
第3圖圖示根據一些實施例的程式設計模式下的例示性半選位元單元01。位元單元01（第3圖）係程式設計模式下第2圖中的位元單元01。如第3圖中所示，位元單元01包括電容器221及電晶體222、223、及224。電容器221耦合至位元線BL＜1＞。電晶體222的閘極耦合至控制線Ncgate。電晶體223的閘極耦合至字元線WL＜0＞。電晶體224的閘極耦合至V SS的負電力線。電晶體224的源極保持浮置。
在程式設計模式下，控制器用以選擇位元單元用於在其中寫入資料。當控制器組態為不選擇位元單元01時，控制器用以將0伏特的字元線訊號供應至字元線WL＜0＞，即，WL＜0＞=0伏特。然而，在一些情況下，控制器可仍然需要選擇耦合至位元線BL＜1＞的一或多個位元單元，諸如位元單元11（第2圖）。在這一情況下，控制器用以將V QPS伏特的位元線訊號供應至位元線BL＜1＞，即，BL＜1＞＝V QPS伏特。電壓V QPS為例如V DD。控制器亦用以將V Ncgate伏特的控制訊號供應至控制線Ncgate，即，Ncgate＝V Ncgate伏特。在這一情況下，由於BL＜1＞=V QPS伏特且WL＜0＞=0伏特，位元單元01經半選。
在半選情況下，控制器亦用以將V SL伏特的源極線訊號供應至源極線SL＜0＞，即，SL＜0＞=V SL伏特。位元線BL＜1＞與源極線SL＜0＞之間的電壓差為V QPS-V SL。電壓V SL高於接地電壓位準。舉例而言，V SL=V DD。當控制器用以將V DD的源極線訊號供應至SL＜0＞時，位元線BL＜1＞與源極線SL＜0＞之間的電壓差為V QPS-V DD。當V QPS=V DD時，位元線BL＜1＞與源極線SL＜0＞之間的電壓差為0伏特。亦即，在半選位元單元01上沒有電壓應力。在這一情況下，即使電晶體222及223中存在自點A至點B（第3圖）的洩漏電流的可能性，由於位元單元01上沒有電壓應力，故洩漏電流不會發生。由於沒有電壓應力，故電容器221在程式設計模式期間不會發生崩潰。因此，寫入干擾可不發生在半選位元單元01中。
作為另一實例，控制器用以將V DD/2的源極線訊號供應至SL＜0＞，且位元線BL＜1＞與源極線SL＜0＞之間的電壓差為V QPS–V DD/2。電壓V QPS例如為V DD。因此，位元線BL＜1＞與源極線SL＜0＞之間的電壓差為V DD/2伏特。亦即，在半選位元單元01上存在V DD/2伏特的電壓應力。在這一情況下，若電晶體222及223可具有自點A至點B（第3圖）的洩漏電流，則與例如V DD的電壓應力相比，位元單元01上的V DD/2伏特電壓應力將至少降低洩漏電流。因此，電容器221在程式設計模式期間不太可能發生崩潰，且寫入干擾可不發生在半選位元單元01中。
在一些實施例中，電容器221具有崩潰電壓V C。在程式設計模式下，控制器可用以將V SL電壓的源極線訊號供應至源極線SL＜0＞，其中V SL的電壓位準導致電壓差V QPS-V SL不大於V C，即，V QPS-V SL≤V C。因此，電容器221上的電壓差不大於崩潰電壓V C。結果，電容器221在程式設計模式期間不發生崩潰，且在半選位元單元01中不發生寫入干擾錯誤。
在一些實施例中，在程式設計模式下，控制器用以調整V QPS及V SL的電壓位準，使得電壓差V QPS-V SL不大於V C，即，V QPS-V SL≤V C。只要電容器221上的電壓差不大於崩潰電壓V C，電容器221在程式設計模式期間不會崩潰。在半選位元單元01中不發生寫入干擾錯誤。
仍然參考第3圖及程式設計模式，若V SL的電壓位準不夠高，則自點A至點B（第3圖）的電壓差可足夠大，以允許電晶體222及223中出現洩漏電流。當發生洩漏電流時，點A處的電壓位準V A可降低至點B處的電壓位準V SL，即，V A=V SL。電容器221上的電壓差接著變為V QPS-V SL。低V SL可導致V QPS-V SL＞V C。舉例而言，若V SL=0伏特，則電容器221上的電壓差為：V QPS-0=V QPS。若V QPS=V DD＞V C，則電容器221可崩潰。亦即，在半選位元單元01中發生寫入干擾錯誤。因此，需要控制器將V SL的源極線訊號供應至源極線SL＜0＞，其足夠高以防止電容器221崩潰，即，防止寫入干擾錯誤。舉例而言，當控制器亦用以將V DD的位元線訊號供應至BL＜1＞以增強程式化性能時，控制器需要供應足夠高使得V DD-V SL≤V C的V SL源極線訊號。
在一些實施例中，控制器限制為將小於電容器221的崩潰電壓V C的V QPS伏特的位元線訊號供應至BL＜1＞。由於位元線BL＜1＞上的低電壓位準，這樣的限制可降低程式化性能。
如第3圖右側所示，與將V QPS的高位準訊號供應至位元線BL＜1＞相比，控制器用以將V SL的高位準訊號更早地供應至源極線SL＜0＞。當位元線BL＜1＞改變為高位準訊號（即，V QPS）時，位元單元01經半選。如上文參考第3圖中位元單元01所述，源極線SL＜0＞處V SL的高位準訊號保護半選位元單元01免受寫入干擾錯誤的影響。
控制器亦可用以在程式設計模式下保護其他半選位元單元，諸如位元單元00、10、及11（第2圖）以及位元單元陣列143（第1圖）的位元單元，使其免受寫入干擾錯誤的影響，如上文參考第3圖中位元單元01所述。
第4A圖圖示根據一些實施例的例示性位元單元的電路400。電路400包括電容器411、八個並聯的電晶體412-1至412-8、八個並聯的電晶體413-1至413-8、以及八個並聯的電晶體414-1至414-8。電容器411的端子耦合至位元線BL＜i＞。電晶體412-1至412-8的所有閘極耦合至控制線Ncgate。電晶體413-1至413-8的所有閘極耦合至字元線WL＜j＞。電容器411、電晶體412-1至412-8中之各者、及電晶體413-1至413-8中之各者串聯耦合且用以用作資料儲存的位元單元。電晶體413-1至413-8的所有源極耦合至源極線SL＜k＞。電晶體413-1至413-8亦分別耦合至電晶體414-1至414-8。
並聯的八個電晶體412-1至412-8在位元單元（第4A圖）中等效於位元單元01（第3圖）中的電晶體222操作。並聯的八個電晶體413-1至413-8在位元單元（第4A圖）中等效於位元單元01（第3圖）中的電晶體223操作。並聯的八個電晶體414-1至414-8在位元單元（第4A圖）中等效於位元單元01（第3圖）中的電晶體224操作。並聯的電晶體（第4A圖）增加位元單元可處置的電流量。
在一些實施例中，其他數目的電容器、並聯之第一電晶體、並聯之第二電晶體、及並聯之第三電晶體可耦合於位元單元中，並等效於位元單元01（第3圖）中的電容器221、電晶體222、223、及224操作，如上文參考第4A圖所述。
第4B圖圖示根據一些實施例的第4A圖中所示的例示性位元單元的電路400之佈局420。更具體而言，佈局420係在例如3奈米(nanometer，nm)半導體製程中具有奈米片電晶體的電路400（第4A圖）的例示性佈局。佈局420包括金屬零(M0)層級、閘極上通孔(VG)層級、金屬擴散(MD)層級、氧化物擴散(OD)層級（即，活性層）、及多晶矽(Poly)層級。佈局420包括佈局區域421、422-1、422-2、423-1、423-2、424-1、及424-2。
佈局區域421包括對應於電容器411（第4A圖）的電容器。電容器的端子經由佈局區域421的MD層級耦合至位元線BL＜i＞。佈局區域422-1及422-2各個包括四個NMOS電晶體。八個NMOS電晶體對應於電晶體412-1至412-8（第4A圖）。佈局區域422-1及422-2中的八個NMOS電晶體的閘極經由佈局區域422-1及422-2的VG層級上的通孔耦合至控制線Ncgate。
佈局區域423-1及423-2各個包括四個NMOS電晶體。佈局區域423-1及423-2的八個NMOS電晶體對應於電晶體413-1至413-8（第4A圖）。佈局區域423-1及423-2中的八個NMOS電晶體的閘極經由佈局區域423-1及423-2的VG層級耦合至字元線WL＜j＞。八個NMOS電晶體的源極經由佈局區域423-1及423-2的MD層級耦合至源極線SL＜k＞。
佈局區域424-1及424-2各個包括四個NMOS電晶體。佈局區域424-1及424-2的八個NMOS電晶體對應於電晶體414-1至414-8（第4A圖）。佈局區域424-1及424-2中的八個NMOS電晶體的閘極經由佈局區域424-1及424-2的Poly層級耦合至V SS的負電力位準。
第5A圖圖示根據一些實施例的例示性位元單元的電路500。電路500包括位元單元0及位元單元1。位元單元0包括對應於第4A圖中電路400的電容器411及NMOS電晶體412-1至412-8、413-1至413-8、以及414-1至414-8的電容器511及NMOS電晶體512-1至512-8、513-1至513-8、以及514-1至514-8。位元單元1包括對應於第4A圖中電路400的電容器411及NMOS電晶體412-1至412-8、413-1至413-8、以及414-1至414-8的電容器521及NMOS電晶體522-1至522-8、523-1至523-8、以及524-1至524-8。因此，位元單元0及位元單元1中的電容器及NMOS電晶體以類似的方式耦合並操作，以提供如上所述的電路400的類似功能。
位元單元0耦合至位元線BL＜0＞、字元線WL＜0＞、控制線Ncgate、及源極線SL＜0＞。位元單元1耦合至位元線BL＜0＞、字元線WL＜1＞、控制線Ncgate、及源極線SL＜1＞。位元單元0及位元單元1類似於位元單元00及位元單元10（第2圖）操作。
位元單元0的NMOS電晶體514-1至514-8分別經由連接線耦合至位元單元1的NMOS電晶體524-1至524-8。各個連接線保持浮置，類似於連接線220或230（第2圖）。在一些實施例中，NMOS電晶體514-1至514-8以及524-1至524-8被視為虛設MOS電晶體，因為其不影響位元單元0及位元單元1的主要功能，即，讀取及寫入操作以及資料儲存。虛設MOS電晶體提供一些半導體製造製程（諸如2、3、及7 nm半導體製程）所需的位元單元0與位元單元1之間的OD相干性。
第5B圖圖示根據一些實施例的第5A圖中所示的例示性位元單元的電路500之佈局530。更具體而言，佈局530包括對應於第5A圖中的位元單元0及位元單元1的位元單元0及位元單元1。佈局530係在例如3 nm半導體製程中具有奈米片電晶體的電路500（第5A圖）的例示性佈局。位元單元0及位元單元1（第5B圖）中之各者的佈局細節類似於佈局420，如上文參考第4B圖所述。NMOS電晶體514-1至514-8以及524-1至524-8係佈局530的中間的虛設MOS電晶體。如第5B圖中所示，佈局530的OD層在位元單元0及位元單元1的佈局上繼續。即，位元單元0的OD層連接至位元單元1的OD層，使得位元單元0與位元單元1（第5B圖）具有OD相干性。位元單元0與位元單元1的OD相干性定義為具有共同電參考（諸如共同電壓參考或半導體特性）的位元單元0及位元單元1的OD層（即，活性區）。當位元單元0及位元單元1在相同條件（例如，相同電壓的輸入訊號）下操作時，位元單元0及位元單元1的操作方式應顯著相似或彼此相同。
第6A圖圖示根據一些實施例的例示性位元單元的電路600。電路600包括位元單元0及位元單元1。位元單元0包括電容器611及NMOS電晶體612-1至612-8以及613-1至613-8，對應於第4A圖中電路400的電容器411及NMOS電晶體412-1至412-8以及413-1至413-8。位元單元1包括對應於第4A圖中電路400的電容器411及NMOS電晶體412-1至412-8以及413-1至413-8的電容器621及NMOS電晶體622-1至622-8以及623-1至623-8。
位元單元0耦合至位元線BL＜0＞、字元線WL＜0＞、控制線Ncgate、及源極線SL＜0＞。位元單元1耦合至位元線BL＜0＞、字元線WL＜1＞、控制線Ncgate、及源極線SL＜1＞。位元單元0及位元單元1類似於位元單元00及位元單元10（第2圖）或位元單元0及位元單元1（第5A圖）操作。
如第6A圖中所示，位元單元0及位元單元1沒有虛設NMOS電晶體，且彼此分離。NMOS電晶體613-1至613-8的源極耦合至源極線SL＜0＞。NMOS電晶體623-1至623-8的源極耦合至源極線SL＜1＞。控制器，例如，控制邏輯電路110及/或位址解碼器120（第1圖），用以在程式設計模式下分開將0伏特或V SL伏特的第一源極線訊號供應至源極線SL＜0＞，並將0伏特或V SL伏特的第二源極線訊號供應至源極線SL＜1＞。
第6B圖圖示根據一些實施例的第6A圖中所示的例示性位元單元的電路600之佈局630。更具體而言，佈局630包括對應於第6A圖中的位元單元0及位元單元1的位元單元0及位元單元1。佈局630係在例如3 nm半導體製程中具有奈米片電晶體的電路600（第6A圖）的例示性佈局。位元單元0及位元單元1（第6B圖）中之各者的佈局細節類似於佈局420（第4B圖），不包括佈局區域424-1及424-2。如第6B圖中所示，位元單元0的OD層與位元單元1的OD層分離，即，不連接。位元單元0與位元單元1係OD不相干的。即，位元單元0與位元單元1（第6B圖）具有OD不相干性。位元單元0與位元單元1的OD不相干被定義為不具有共同電參考（諸如共同電壓參考或半導體特性）的位元單元0及位元單元1的OD層（即，活性區）。當位元單元0及位元單元1在相同條件（例如，相同電壓的輸入訊號）下操作時，位元單元0與位元單元1的操作方式可不顯著相似或彼此不相同。
在一些實施例中，具有OD不相干性的位元單元0與位元單元1可在一些半導體製造製程中實施，諸如16 nm或之上的半導體製程。
第7A圖圖示根據一些實施例的第5A圖中所示的例示性位元單元的電路500之佈局710。更具體而言，佈局710係在例如5 nm及7 nm半導體製程中具有鰭式場效電晶體(fin field-effect transistor，FinFET)的電路500（第5A圖）的例示性佈局。佈局710包括三鰭片電晶體結構中的金屬零(M0)層級、閘極上通孔(VG)層級、金屬擴散(MD)層級、氧化物擴散(OD)層級、及多晶矽(Poly)層級。
佈局710包括對應於第5A圖中的位元單元0及位元單元1的位元單元0及位元單元1。位元單元0及位元單元1（第7A圖）中之各者的佈局細節類似於佈局420，不包括佈局區域424-1及424-2，但進一步包括三鰭片電晶體結構。如第7A圖中所示，佈局710的OD層在位元單元0及位元單元1的佈局上繼續。亦即，位元單元0的OD層經由佈局710的中間的虛設MOS電晶體連接至位元單元1的OD層。結果，位元單元0與位元單元1（第7A圖）具有OD相干性。
第7B圖圖示根據一些實施例的第6A圖中所示的例示性位元單元的電路600之佈局720。更具體而言，佈局720係具有例如5及7 nm半導體製程中的鰭式場效電晶體(fin field-effect transistor，FinFET)的電路600（第6A圖）的例示性佈局。佈局720包括三鰭片電晶體結構中的金屬零(M0)層級、閘極上通孔(VG)層級、金屬擴散(MD)層級、氧化物擴散(OD)層級（即，活性層）、及多晶矽(Poly)層級。
佈局720包括對應於第6A圖中的位元單元0及位元單元1的位元單元0及位元單元1。位元單元0及位元單元1（第7B圖）中之各者的佈局細節類似於佈局420，不包括佈局區域424-1及424-2，但進一步包括三鰭片電晶體結構。如第7B圖中所示，位元單元0的OD層與位元單元1的OD層分離，即,未連接至位元單元1的OD層。位元單元0與位元單元1不相干。亦即，位元單元0與位元單元1（第7B圖）具有OD不相干性。具有OD不相干性的位元單元0與位元單元1可由FinFET在一些半導體製造製程中實施，諸如5~7 nm或之上的半導體製程。
第8A圖圖示根據一些實施例的第5A圖中所示的例示性位元單元的電路500之佈局810。更具體而言，佈局810係藉由平面製程的電路500（第5A圖）的例示性佈局。佈局810包括金屬零(M0)層級、閘極上通孔(VG)層級、金屬擴散(MD)層級、氧化物擴散(OD)層級（即，活性層）、及多晶矽(Poly)層級。
佈局810包括對應於第5A圖中的位元單元0及位元單元1的位元單元0及位元單元1。如第8A圖中所示，佈局810的OD層在位元單元0及位元單元1的佈局上繼續。亦即，位元單元0的OD層經由佈局810中間的虛設MOS電晶體連接至位元單元1的OD層。位元單元0與位元單元1（第8A圖）具有OD相干性。具有OD相干性的位元單元0與位元單元1可藉由平面製程實施，諸如16 nm或之上的半導體製程。
第8B圖圖示根據一些實施例的第6A圖中所示的例示性位元單元的電路600之佈局820。更具體而言，佈局820係藉由平面製程的電路600（第6A圖）的例示性佈局。佈局820包括金屬零(M0)層級、閘極上通孔(VG)層級、金屬擴散(MD)層級、氧化物擴散(OD)層級（即，活性層）、及多晶矽(Poly)層級。
佈局820包括對應於第6A圖中的位元單元0及位元單元1的位元單元0及位元單元1。如第8B圖中所示，位元單元0的OD層與位元單元1的OD層分離，即，未連接至位元單元1的OD層。位元單元0與位元單元1不相干。即，位元單元0與位元單元1（第8B圖）具有OD不相干性。具有OD不相干性的位元單元0與位元單元1可藉由平面製程實施，諸如16 nm或之上的半導體製程。
第9A圖圖示根據一些實施例的例示性位元單元的電路900。電路900可在記憶體裝置100（第1圖）的位元單元陣列143中實施。控制器（未顯示）用以控制如本文所述的電路900中的位元單元。控制器可由記憶體裝置100（第1圖）的控制邏輯電路110及/或位址解碼器120實施。如第9A圖中所示，電路900包括位元單元00、10、20、及30。位元單元00包括對應於第4A圖中電路400的電容器411及NMOS電晶體412-1至412-8以及413-1至413-8的電容器911及NMOS電晶體912-1至912-8以及913-1至913-8。位元單元10包括對應於第4A圖中電路400的電容器411及NMOS電晶體412-1至412-8以及413-1至413-8的電容器921及NMOS電晶體922-1至922-8以及923-1至923-8。位元單元20包括對應於第4A圖中電路400的電容器411及NMOS電晶體412-1至412-8以及413-1至413-8的電容器931及NMOS電晶體932-1至932-8以及933-1至933-8。位元單元30包括對應於第4A圖中電路400的電容器411及NMOS電晶體412-1至412-8以及413-1至413-8的電容器941及NMOS電晶體942-1至942-8以及943-1至943-8。
位元單元00耦合至位元線BL＜0＞、字元線WL＜0＞、控制線Ncgate、及源極線SL＜0＞。位元單元10耦合至位元線BL＜0＞、字元線WL＜1＞、控制線Ncgate、及源極線SL＜0＞。如第9A圖中所示，位元單元00及位元單元10耦合至同一源極線SL＜0＞。控制器，例如，控制邏輯電路110及/或位址解碼器120（第1圖），可用以在程式設計模式下將0伏特或V SL伏特的源極線訊號供應至位元單元00及位元單元10兩者之源極線SL＜0＞，如上文參考第2圖及第3圖針對電路200所述。
位元單元20耦合至位元線BL＜0＞、字元線WL＜2＞、控制線Ncgate、及源極線SL＜1＞。位元單元30耦合至位元線BL＜0＞、字元線WL＜3＞、控制線Ncgate、及源極線SL＜1＞。如第9A圖中所示，位元單元20及位元單元30耦合至同一源極線SL＜1＞。控制器，例如，控制邏輯電路110及/或位址解碼器120（第1圖），可用以在程式設計模式下將0伏特或V SL伏特的源極線訊號提供至位元單元20及位元單元30兩者之源極線SL＜1＞，如上文參考第2圖及第3圖針對電路200所述。
在一些實施例中，記憶體裝置包括耦合至複數個位元線、複數個字元線、複數個源極線、及一控制線的複數個位元單元。複數個位元單元耦合至位元線中之一者。複數個位元單元耦合至源極線中之一者。源極線中之該者組態為用於一電壓位準的源極線訊號，該電壓位準高於接地電壓位準。
舉例而言，記憶體裝置100（第1圖）可包括位元單元陣列143中的64 x 16個位元單元。位元單元耦合至複數個位元線BL＜i＞、複數個字元線WL＜j＞、複數個源極線SL＜k＞、及一控制線Ncgate，其中i＝0至15、j＝0至63、且k＝0至31。各個位元線耦合至64個位元單元。在位元線BL＜0＞上，耦合至字元線WL＜0＞至WL＜3＞的位元單元實施為第9A圖中的位元單元00、10、20、及30。位元單元00及位元單元10耦合至位元線BL＜0＞及源極線SL＜0＞。源極線SL＜0＞組態用於V SL伏特或0伏特的第一源極線訊號，其中V SL＞V SS。位元單元20及位元單元30耦合至位元線BL＜0＞及源極線SL＜1＞。源極線SL＜1＞組態為用於V SL伏特或0伏特的第二源極線訊號，其中V SL＞V SS。
第9B圖圖示根據一些實施例的例示性位元單元的電路950。電路950可在記憶體裝置100（第1圖）的位元單元陣列143中實施。控制器（未顯示）用以如本文所述控制電路950中的位元單元。控制器可由記憶體裝置100（第1圖）的控制邏輯電路110及/或位址解碼器120實施。如第9B圖中所示，電路950包括位元單元00、10、20、30、40、50、60、及70。位元單元00至70各個包括對應於第4A圖中電路400的電容器411及NMOS電晶體412-1至412-8以及413-1至413-8的電容器、第一八個NMOS電晶體、及第二八個NMOS電晶體。
位元單元00耦合至位元線BL＜0＞、字元線WL＜0＞、控制線Ncgate、及源極線SL＜0＞。位元單元01耦合至位元線BL＜0＞、字元線WL＜1＞、控制線Ncgate、及源極線SL＜0＞。位元單元20耦合至位元線BL＜0＞、字元線WL＜2＞、控制線Ncgate、及源極線SL＜0＞。位元單元30耦合至位元線BL＜0＞、字元線WL＜3＞、控制線Ncgate、及源極線SL＜0＞。如第9A圖中所示，位元單元00、位元單元10、位元單元20、及位元單元30耦合至同一源極線SL＜0＞。控制器，例如，控制邏輯電路110及/或位址解碼器120（第1圖），可用以在程式設計模式下將V SL伏特或0伏特的源極線訊號供應至位元單元00至位元單元30的源極線，如上文參考第2圖及第3圖針對電路200所述。
位元單元40耦合至位元線BL＜0＞、字元線WL＜4＞、控制線Ncgate、及源極線SL＜1＞。位元單元50耦合至位元線BL＜0＞、字元線WL＜5＞、控制線Ncgate、及源極線SL＜1＞。位元單元60耦合至位元線BL＜0＞、字元線WL＜6＞、控制線Ncgate、及源極線SL＜1＞。位元單元70耦合至位元線BL＜0＞、字元線WL＜7＞、控制線Ncgate、及源極線SL＜1＞。如第9A圖中所示，位元單元40、位元單元50、位元單元60、及位元單元70耦合至同一源極線SL＜1＞。控制器，例如，控制邏輯電路110及/或位址解碼器120（第1圖），可用以在程式設計模式下將V SL伏特或0伏特的源極線訊號供應至位元單元40至70之源極線SL＜1＞，如上文參考第2圖及第3圖針對電路200所述。
在一些實施例中，同一位元線上的三個位元單元耦合至同一源極線。控制器可用以在程式設計模式下將V SL伏特或0伏特的源極線訊號供應至三個位元單元之源極線，如上文參考第2圖及第3圖針對電路200所述。在一些實施例中，同一位元線上的五個、六個、七個、八個、或更多位元單元耦合至同一源極線。控制器可用以在程式設計模式下將V SL伏特或0伏特的源極線訊號供應至位元單元之源極線，如上文參考第2圖及第3圖針對電路200所述。
第10A圖圖示根據一些實施例的位元錯誤率(bit error rate，BER)與共用源極線訊號的位元單元列數之間的例示性關係。在一些實施例中，記憶體裝置包括配置成列與行（例如，在64 X 16陣列中）的位元單元陣列的字元線與位元線。位元線上的位元單元數目（即，陣列中不同列但相同行上的位元單元）耦合至同一源極線並共用源極線訊號。電路200（第2圖）（如逆時鐘旋轉90度後所觀察的）係位元單元列數等於1的實例。亦即，一個位元線（例如，BL＜0＞）上僅有一個列的位元單元（例如，一個列上的位元單元00）耦合至源極線（例如，SL＜0＞）。
電路900（第9A圖）（如逆時針旋轉90度後所觀察的）係位元單元列數等於2的實例。即，一個位元線（例如，BL＜0＞）上的兩個列的位元單元（例如，兩個列上的位元單元00及位元單元10）耦合並共用源極線（例如，SL＜0＞）。電路950（第9B圖）（如逆時針旋轉90度後所觀察的）係位元單元列數等於4的實例。亦即，一個位元線（例如，BL＜0＞）上的四個列的位元單元（例如，四個列上的位元單元00、10、20、及30）耦合並共用源極線（例如，SL＜0＞）。
當位元線（例如，BL＜0＞）上的各個位元單元（即各個列）耦合至源極線時，控制器可用以將V SL伏特的源極線訊號供應至位元單元，以避免寫入干擾錯誤。亦即，控制器可用以在程式設計模式下將V SL伏特的源極線訊號供應至所有半選位元單元，從而避免所有寫入干擾錯誤。如第10A圖中所示，共用源極線的一個列的BER為0%。
當共用源極線的列數增加時，由於控制衝突，控制器可能無法在程式設計模式下將V SL伏特的源極線訊號供應至所有半選位元單元。舉例而言，當共用源極線的位元單元中之第一者經半選而位元單元中之第二者經選擇時，可發生控制衝突。控制器用以將0伏特的源極線訊號提供至共用源極線，用以正確程式化被選位元單元。因此，控制器無法同時將V SL伏特的源極線訊號供應至半選位元單元的共用源極線。因此，在半選位元單元中可發生寫入干擾錯誤。當更多列的位元單元共用源極線時，更多半選位元單元上發生控制衝突，且BER亦增加。如第10A圖中所示，隨著更多列共用源極線，BER增加。
第10B圖圖示根據一些實施例的電路面積與共用源極線訊號的位元單元列數之間的例示性關係。當位元線（例如，BL＜0＞）上各個位元單元（即，各個列）耦合至源極線時，記憶體裝置需要複數個源極線。複數個源極線形成第一電路面積。此外，由於控制器需要在程式設計模式下將V SL伏特的源極線訊號供應至所有半選位元單元，故控制器的一部分被視為用於控制源極線訊號的第二電路面積。第一電路面積與第二電路面積相當於控制源極線所需的總面積。如第10B圖中所示，當位元線上各個位元單元（即，各個列）耦合至源極線時，需要一定量的面積。
當共用源極線的列數增加時，所需的源極線數減少。電力線所需的電路面積亦減小。在程式設計模式下，控制器亦需要控制減少的源極線訊號數目。控制源極線訊號需要較少的控制器電路面積。因此，如第10B圖中所示，當共用源極線的列數增加時，所需的電路面積減小。
第11圖係根據一些實施例的例示性方法1100之流程圖。方法1100可藉由本案的一實施例中揭示及圖示的電路來實施。方法1100包括將第一電壓位準的第一訊號供應至位元單元中第一電晶體的閘極，第一電壓位準關閉第一電晶體（步驟1110）；將第二電壓位準的第二訊號供應至位元單元中第二電晶體的閘極，第二電壓位準關閉第二電晶體（步驟1120）；將第三電壓位準的第三訊號供應至第二電晶體的源極，第三電壓位準高於接地電壓位準（步驟1130）；將第四電壓位準的第四訊號供應至位元單元中第三電晶體的閘極，第四電壓位準接通第三電晶體（步驟1140）；及將第五電壓位準的第五訊號供應至位元單元中電容器的端子，等於第五電壓位準減去第三電壓位準的電壓差不大於電容器的崩潰電壓（步驟1150）。
步驟1110包括將第一電壓位準的第一訊號供應至位元單元中第一電晶體的閘極。第一電壓位準關閉第一電晶體。舉例而言，記憶體裝置100包括位元單元陣列143（第1圖）。位元單元陣列143可包括位元單元00、10、01、及11（第2圖）。位元單元01包括電容器221及電晶體222、223、及224。當記憶體裝置100處於程式設計模式時，控制邏輯電路110及位址解碼器120用以藉由將V QPS伏特的位元線訊號供應至位元線BL＜1＞（即，BL＜1＞=V QPS）、將V WL伏特的字元線訊號供應至字元線WL＜1＞（即，WL＜1＞=V WL）、及將V Ncgate伏特的控制訊號供應至控制線Ncgate（即，Ncgate＝V Ncgate）來選擇及程式化例如位元單元11。同時，控制邏輯電路110及位址解碼器120用以將0伏特的字元線訊號供應至字元線WL＜0＞（即，WL＜0＞=0），因為WL＜0＞上的位元單元未經選擇。
在BL＜1＞=V QPS、WL＜0＞=0、及Ncgate=V Ncgate（第3圖）的情況下，控制邏輯電路110及位址解碼器120用以半選位元單元01（第3圖）。控制邏輯電路110及位址解碼器120用以將V SS伏特的電壓位準供應至位元單元01中的電晶體224的閘極（第3圖）。V SS伏特的電壓位準為負電力位準，並關閉電晶體224。
步驟1120包括將第二電壓位準的第二訊號供應至位元單元中第二電晶體的閘極。第二電壓位準關閉第二電晶體。在上述步驟1110的實例中，控制邏輯電路110及位址解碼器120用以將0伏特的字元線訊號供應至字元線WL＜0＞（即，WL＜0＞=0）。字元線WL＜0＞耦合至位元單元01中電晶體223的閘極（第3圖）。0伏特的電壓位準關閉電晶體223。
步驟1130包括將第三電壓位準的第三訊號供應至第二電晶體的源極。第三電壓位準高於接地電壓位準。在上述步驟1110的實例中，控制邏輯電路110及位址解碼器120用以將V SL伏特的源極線訊號供應至電晶體223的源極（第3圖）（即，SL＜0＞=V SL）。V SL的電壓位準為V DD或V DD/2，高於接地電壓位準。
步驟1140包括將第四電壓位準的第四訊號供應至位元單元中第三電晶體的閘極。第四電壓位準接通第三電晶體。在上述步驟1110的實例中，控制邏輯電路110及位址解碼器120用以將第四訊號，即，第四電壓位準的控制訊號供應至位元單元01中第三電晶體（即，電晶體222）的閘極（第3圖）（即，Ncgate＝V Ncgate）。V Ncgate伏特的電壓位準（第3圖）為高位準訊號，並接通電晶體222。
步驟1150包括將第五電壓位準的第五訊號供應至位元單元中電容器的端子。等於第五電壓位準減去第三電壓位準的電壓差不大於電容器的崩潰電壓。在上述步驟1110的實例中，控制邏輯電路110及位址解碼器120用以將第五電壓位準（即，V QPS伏特）的第五訊號（即，位元線訊號）供應至位元線BL＜1＞（即BL＜1＞=V QPS）。位元線BL＜1＞耦合至位元單元01中電容器221的端子（第3圖）。即，控制邏輯電路110及位址解碼器120用以將V QPS伏特的訊號供應至位元單元01中電容器221的端子（第3圖）。如上文參考第3圖所述，控制器（例如，控制邏輯電路110及位址解碼器120）用以調整V QPS的電壓位準（即，第五電壓位準）及V SL的電壓位準（即，第三電壓位準），使得電壓差V QPS-V SL不大於V C（即，電容器221的崩潰電壓），即，V QPS-V SL≤V C。
本案的一實施例係關於一種記憶體電路及其操作，用於避免寫入干擾錯誤、降低電壓應力、及增強程式化性能。記憶體電路包括複數個位元單元。位元單元的源極線分別耦合至記憶體電路的控制器。控制器用以在程式設計模式下將V SL伏特的電壓位準（例如，V DD）的源極線訊號供應至半選位元單元。在程式設計模式下，V SL的源極線訊號可避免或減少半選位元單元上可能存在的電壓應力。因此，控制器可控制源極線訊號，以避免或減輕程式設計模式期間記憶體電路中的寫入干擾錯誤。此外，若控制器控制V SL的電壓位準以使V QPS-V SL小於位元單元中電容器的崩潰電壓（例如，V C），則控制器亦可增加位元線上V QPS的電壓位準以增強程式化性能。
在一些實施例中，位元單元亦可包括虛設電晶體。兩個或兩個以上位元單元中虛設電晶體耦合在一起；因此，位元單元的OD層耦合在一起以提供先進半導體製程（諸如2、3、5、及7 nm製程）中所需的OD相干性。
本案的一實施例的一個態樣係關於記憶體電路。記憶體電路包括耦合至複數個位元線、複數個字元線、複數個源極線、及控制線的複數個位元單元。位元單元中之第一者及位元單元中之第二者耦合至位元線中之第一者。第一位元單元耦合至源極線中之第一者。第二位元單元耦合至源極線中之第二者。第一源極線不同於第二源極線。
本案的一實施例的另一態樣係關於記憶體裝置。記憶體裝置包括耦合至位元線的複數個位元單元、複數個字元線、複數個源極線、及控制線。複數個位元單元中之幾者耦合至源極線中之一者。源極線中之該者組態為用於一電壓位準的源極線訊號。該電壓位準高於接地電壓位準。
本案的一實施例的另一態樣係關於記憶體電路的方法。記憶體電路包括位元單元。位元單元包括第一電晶體及第二電晶體。方法包括將第一電壓位準的第一訊號供應至第一電晶體的閘極。第一電壓位準關閉第一電晶體。方法亦包括將第二電壓位準的第二訊號供應至第二電晶體的閘極。第二電壓位準關閉第二電晶體。方法亦包括將第三電壓位準的第三訊號供應至第二電晶體的源極。第三電壓位準高於接地電壓位準。
提供了電容器、電晶體、佈局、及半導體製程的具體實例。然而，這些實例並非旨在限制性的。一般技藝人士現在將理解，本文中的實施例可與具有其他電容器、電晶體、佈局、及半導體製程的組件同等有效地實施。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本案的一實施例的態樣。熟習此項技術者應瞭解，其可易於使用本案的一實施例作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本案的一實施例的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本案的一實施例的精神及範疇。
100:記憶體裝置 110:控制邏輯電路 120:位址解碼器 130:I/O緩衝器 140:記憶體陣列 141:列解碼器 142:行解碼器 143:位元單元陣列 200:記憶體電路 211:電容器 212~214:電晶體 220:連接線 221:電容器 222~224:電晶體 230:連接線 231:電容器 232~234:電晶體 241:電容器 242~244:電晶體 400:電路 412-1~412-8:電晶體 413-1~413-8:電晶體 414-1~414-8:電晶體 420:佈局 421:佈局區域 422-1~422-2:佈局區域 423-1~423-2:佈局區域 424-1~424-2:佈局區域 500:電路 511:電容器 512-1~512-8:NMOS電晶體 513-1~513-8:NMOS電晶體 514-1~514-8:NMOS電晶體 521:電容器 522-1~522-8:NMOS電晶體 523-1~523-8:NMOS電晶體 524-1~524-8:NMOS電晶體 530:佈局 600:電路 611:電容器 612-1~612-8:NMOS電晶體 613-1~613-8:NMOS電晶體 621:電容器 622-1~622-8:NMOS電晶體 623-1~623-8:NMOS電晶體 630:佈局 710:佈局 720:佈局 810:佈局 820:佈局 900:電路 911:電容器 912-1~912-8:NMOS電晶體 913-1~913-8:NMOS電晶體 921:電容器 922-1~922-8:NMOS電晶體 923-1~923-8:NMOS電晶體 931:電容器 932-1~932-8:NMOS電晶體 933-1~933-8:NMOS電晶體 941:電容器 942-1~942-8:NMOS電晶體 943-1~943-8:NMOS電晶體 950:電路 1100:方法 1110~1150:步驟 A:點 B:點 BL＜0＞,BL＜1＞,BL＜i＞:位元線 M0:金屬零 MD:金屬擴散 Ncgate:控制線 OD:氧化物擴散 SL＜0＞,SL＜1＞,SL＜k＞:源極線 V A:電壓位準 VG:閘極上通孔 V Ncgate:電壓位準 V QPS:電壓位準 V SL:電壓位準 VSS:電壓 WL＜0＞,WL＜1＞,WL＜2＞,WL＜3＞,WL＜4＞,WL＜5＞,WL＜6＞,WL＜7＞,WL＜j＞:字元線
本案的一實施例的態樣在與隨附圖示一起研讀時可自以下詳細描述內容來最佳地理解。應注意，根據行業標準規範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。 第1圖係根據一些實施例的例示性記憶體裝置之方塊圖。 第2圖根據一些實施例繪示例示性記憶體電路。 第3圖根據一些實施例繪示程式設計模式下的例示性半選位元單元。 第4A圖根據一些實施例繪示例示性位元單元的電路。 第4B圖根據一些實施例繪示第4A圖中所示的例示性位元單元的電路之佈局。 第5A圖根據一些實施例繪示例示性位元單元的電路。 第5B圖根據一些實施例繪示第5A圖中所示的例示性位元單元的電路之佈局。 第6A圖根據一些實施例繪示例示性位元單元的電路。 第6B圖根據一些實施例繪示第6A圖中所示的例示性位元單元的電路之佈局。 第7A圖根據一些實施例繪示第5A圖中所示的例示性位元單元的電路之佈局。 第7B圖根據一些實施例繪示第6A圖中所示的例示性位元單元的電路之佈局。 第8A圖根據一些實施例繪示第5A圖中所示的例示性位元單元的電路之佈局。 第8B圖根據一些實施例繪示第6A圖中所示的例示性位元單元的電路之佈局。 第9A圖根據一些實施例繪示例示性位元單元的電路。 第9B圖根據一些實施例繪示例示性位元單元的電路。 第10A圖根據一些實施例繪示位元錯誤率(bit error rate，BER)與共用源極線訊號的位元單元列數之間的例示性關係。 第10B圖根據一些實施例繪示電路面積與共用源極線訊號的位元單元列數之間的例示性關係。 第11圖係根據一些實施例的例示性方法之流程圖。
200:記憶體電路
211:電容器
212~214:電晶體
220:連接線
221:電容器
222~224:電晶體
230:連接線
231:電容器
232~234:電晶體
241:電容器
242~244:電晶體
BL<0>,BL<1>:位元線
Ncgate:控制線
SL<0>,SL<1>:源極線
Vss:電壓
WL<0>,WL<1>:字元線

Claims (20)

  1. 一種記憶體電路，其包含： 複數位元單元，耦合至複數位元線、複數字元線、複數源極線、及一控制線； 其中該些位元單元中之一第一位元單元及該些位元單元中之一第二位元單元耦合至該些位元線中之一第一位元線； 該第一位元單元耦合至該些源極線中之一第一源極線；及 該第二位元單元耦合至該些源極線中之一第二源極線； 其中該第一源極線不同於該第二源極線。
  2. 如請求項1所述之記憶體電路，其中該第一位元單元耦合至該些字元線中之一第一字元線並耦合至該控制線； 其中該第二位元單元耦合至該些字元線中之一第二字元線並耦合至該控制線。
  3. 如請求項2所述之記憶體電路，其中該第一位元單元包含一第一電晶體，該第一電晶體包含耦合至一第一電壓位準的一第一電力線的一第一閘極，該第一電壓位準關閉該第一電晶體； 其中該第二位元單元包含一第二電晶體，該第二電晶體包含耦合至一第二電壓位準的一第二電力線的一第二閘極，該第二電壓位準關閉該第二電晶體； 該第一電晶體經由一連接線耦合至該第二電晶體，該連接線配置為浮置的。
  4. 如請求項3所述之記憶體電路，其中該第一電晶體包含一第一源極，該第一源極配置為浮置的； 其中該第二電晶體包含一第二源極，該第二源極配置為浮置的。
  5. 如請求項1所述之記憶體電路，其中該些位元單元中之一第三位元單元及該些位元單元中之一第四位元單元耦合至該些位元線中之一第二位元線； 該第三位元單元耦合至該第一源極線； 該第四位元單元耦合至該第二源極線； 該第一位元單元、該第二位元單元、該第三位元單元、及該第四位元單元各個耦合至該控制線。
  6. 如請求項5所述之記憶體電路，其中該第三位元單元包含一第三電晶體，該第三電晶體包含耦合至一第一電壓位準的一第一電力線的一第三閘極，該第一電壓位準關閉該第三電晶體； 其中該第四位元單元包含一第四電晶體，該第四電晶體包含耦合至一第二電壓位準的一第二電力線的一第四閘極，該第二電壓位準關閉該第四電晶體。
  7. 如請求項6所述之記憶體電路，其中該第一電晶體經由一第一連接線耦合至該第二電晶體，該第一連接線配置為浮置的； 其中該第三電晶體經由一第二連接線耦合至該第四電晶體，該第二連接線配置為浮置的。
  8. 如請求項1所述之記憶體電路，其中該第一位元單元包含： 一電容器，耦合至該第一位元線； 一第一電晶體，耦合至該電容器及該控制線；及 一第二電晶體，耦合至該第一電晶體、該些字元線中之一第一字元線、及該第一源極線。
  9. 如請求項8所述之記憶體電路，其中該第一位元單元進一步包含： 一第三電晶體，耦合至該第二電晶體，且包含： 一閘極，耦合至一電壓位準的一電力線，該電壓位準關閉該第三電晶體；及 一源極，配置為浮置的。
  10. 如請求項8所述之記憶體電路，其中該第一電晶體包含耦合至該電容器及該控制線的一第一複數個電晶體； 該第二電晶體包含耦合至該第一複數個電晶體、該第一字元線、及該第一源極線的一第二複數個電晶體。
  11. 如請求項1所述之記憶體電路，其中該第一源極線配置為用於一電壓位準的一源極線訊號，該電壓位準高於一接地電壓位準。
  12. 如請求項11所述之記憶體電路，其中該第一位元單元包含一電容器； 該電壓位準係一第一電壓位準； 該第一位元線具有一第二電壓位準； 一電壓差等於該第二電壓位準減去該第一電壓位準；且 該電壓差不大於該電容器的一崩潰電壓。
  13. 如請求項1所述之記憶體電路，其中該第一位元單元包含一第一氧化物擴散層； 該第二位元單元包含一第二氧化物擴散層； 該第一氧化物擴散層連接至該第二氧化物擴散層。
  14. 如請求項1所述之記憶體電路，其中該第一位元單元包含一第一氧化物擴散層： 該第二位元單元包含一第二氧化物擴散層； 該第一氧化物擴散層與該第二氧化物擴散層分開。
  15. 一種記憶體裝置，其包含： 複數位元單元，耦合至一位元線、複數字元線、複數源極線、及一控制線； 其中複數位元單元中之一多個位元單元耦合至該些源極線中之一源極線； 其中該些源極線中之該源極線配置為用於高於一接地電壓位準的一電壓位準的一源極線訊號。
  16. 如請求項15所述之記憶體裝置，其中該些位元單元中之該複數個位元單元為一第一複數個位元單元； 該些源極線中之該源極線為一第一源極線； 該源極線訊號為一第一源極線訊號； 該電壓位準為一第一電壓位準； 一第二複數個位元單元耦合至該些源極線中之一第二源極線； 該第二源極線配置為用於高於該接地電壓位準的一第二電壓位準的一第二源極線訊號。
  17. 如請求項16所述之記憶體裝置，其中該第一複數個位元單元耦合至該些字元線中之第一複數個字元線； 該第二複數個位元單元耦合至該些字元線中之第二複數個字元線。
  18. 一種用於一記憶體電路的方法，其中該記憶體電路包含一位元單元；且該位元單元包含一第一電晶體及一第二電晶體；該方法包含以下步驟： 將一第一電壓位準的一第一訊號供應至該第一電晶體的一閘極，該第一電壓位準關閉該第一電晶體； 將一第二電壓位準的一第二訊號供應至該第二電晶體的一閘極，該第二電壓位準關閉該第二電晶體；及 將一第三電壓位準的一第三訊號供應至該第二電晶體的一源極，該第三電壓位準高於一接地電壓位準。
  19. 如請求項18所述之方法，其中該位元單元進一步包含一第三電晶體；該方法進一步包含以下步驟： 將一第四電壓位準的一第四訊號供應至該第三電晶體的一閘極，該第四電壓位準接通該第三電晶體。
  20. 如請求項18所述之方法，其中該位元單元進一步包含一電容器；該方法進一步包含以下步驟： 將一第四電壓位準的一第四訊號供應至該電容器的一端子，其中一電壓差等於該第四電壓位準減去該第三電壓位準；該電壓差不大於該電容器的一崩潰電壓。
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