TW200301480A - Thin film magnetic memory device writing data with bidirectional current - Google Patents

Description

200301480 五、發明說明（1) 【發明所屬之技術領域] 本發明係有關於薄膜磁性體記憶裝置，更特定而言， 係有關於包括：了具有磁性隧道接面（MTJ : Magnet ic Tunnel Junction)之記憶體單元之隨機存取記憶體。 【先前技術】 在以低耗電力可永久性的記憶資料之記憶裝置上， MRAM(Magnetic Random Access Memory)組件受到注目。 MRAM組件係一種記憶裝置，使用在半導體積體電路所形成 之複數薄膜磁性體永久性的記憶資料，對於各薄膜磁性體 可隨機存取。 尤其’近年來發表了藉著在記憶體單元使用係利用磁 性隨道接面（MTJ : Magnetic Tunnel Junction)之薄膜磁 性體之隧道磁阻元件，MR AM組件之性能飛躍似的進步。關 於包括：了具有磁性隧道接面之記憶體單元之MRAM組件之 報告如以下之技術文獻所示。

Roy Scheuerline et.al A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell ， 2000 IEEE ISSCC Digest of Technical Papers，TA7.2，pl28-129 。 M.Durlam et.al Nonvolatile RAM based on Magnetic Tunnel Junction Elements",2000 IEEE ISSCC Digest of Technical Papers，TA7.3，pl30-131 。

Peter K.Naji et.al A 256kb 3.0V 1T1MTJ

2075-5330-PF(Nl);Ahddub.ptd 第5頁 200301480 五、發明說明（2) ---

Nonvolatile Magnetoresistive RAMM, ISSCC Digest of

Technical Papers,ΤΑ7·6，ρ122-123 。 圖2 1係表示具有磁性隧道接面部之 也只稱為「MTJ記憶體單元」）之構造之概;;=早凡（以下 參照圖21 ’MTJ記憶體單元包括：隧道磁阻元件tmr ’ 其電阻按照記憶資料位準變化；及存取用元件ATR，在資 料讀出時用以形成通過隧道磁阻元件以^之資料讀出電流 Is之路徑。存取用元件ATR因在代表上由電場效1型電= 體形成，在以下將存取用元件ATR也稱為存取用電晶體曰 ATR。存取用電晶體ATR接在隧道磁阻元件TMR和固定電壓 (接地電壓GND)之間。 對於MTJ記憶體單元’配置寫用字元線㈣[，指示資料 寫入；讀用字元線RWL，執行資料讀出；以及位元線BL， 係在資料讀出及資料寫入時用以傳送和記憶資料之資料位 準對應之電氣信號之資料線。 圖2 2係說明自Μ T J記憶體單元之資料讀出動作之概念 圖。 參照圖22，隧道磁阻元件TMR具有強磁性體層（以下也 只稱為「固定磁化層」）FL，具有固定之磁化方向；強磁 性體層（以下也只稱為「自由磁化層」）VL，在按照來自外 部之作用磁場之方向磁化；以及反強磁性體層AFL。在固 定磁化層FL與自由磁化層VL之間設置以絕緣體膜形成之隧 道障壁（隧道膜）ΤΒ。自由磁化層VL按照所寫入之記憶資料 之位準’在和固定磁化層FL相同之方向或相反之方向磁

2075-5330-PF(Nl);Ahddub.ptd 第6頁 200301480 五、發明說明（3) 化。利用固疋磁化層F L、隨道障壁τ b以及自由磁化層V L形 成磁性隧道接面部。 在資料項出時’存取用電晶體按照讀用字元線RWL 之活化變成導通。因而，可使資料讀出電流丨s流向位元線 BL〜隧道磁阻元件TMR〜存取用電晶體ATR〜接地電壓GND之電 流路徑。 隨道磁阻元件TMR之電阻按照固定磁化層j?L和自由磁 化層VL之各自之磁化方向之相對關係而變。具體而言，隧 返磁阻元件TMR之電阻在固定磁化層FL之磁化方向和自由 磁化層VL之磁化方向係相同（平行）之情況比在兩者之磁化 方向係相反（反平行）之情況的小。 因此’若在按照記憶資料之方向將自由磁化層VL磁 化’因資料讀出電流IS在隧道磁阻元件TMR發生之電壓變 化按照記憶資料位準而異。因此，例如在將位元線BL預充 電至固定電壓後，若令資料讀出電流丨s流向隧道磁阻元件 TMR ’藉著檢測位元線BL之電壓，可讀出MT j記憶體單元之 記憶資料。 圖2 3係說明對於MT J記憶體單元之資料寫入動作之概 念圖。

參照圖23，在資料寫入時，讀用字元線RWL變成非活 化’存取用電晶體ATR變成不導通。在此狀態，用以在按 照寫入資料之方向將自由磁化層VL磁化之資料寫入電流各 自流向寫用字元線WWL及位元線BL。依據各自在寫用字元 線WWL及位元線BL流動之資料寫入電流決定自由磁化層vL

2075-5330-PF(Nl);Ahddub.ptd 200301480 五、發明說明（4) 之磁化方向 圖24係說明在對於MT J記憶體單元之寫入資料時之資 料寫入電流和隧道磁阻元件之磁化方向之關係之概念圖。 參照圖24，橫軸Η(EA)表示在隧道磁阻元件TMR内之自 由磁化層VL在易磁化軸（EA:Easy Axis)方向作用之磁 場。而’縱軸H(HA)表示在自由磁化層VL在難磁化軸（HA : Hard Axis)方向作用之磁場。縱轴h(HA)和橫軸H(EA)各自 和利用各自在位元線BL和寫用字元線WWL流動之電流產生 之2個磁場之各一方對應。 在MTJ記憶體單元，固定磁化層之固定之磁化方向 沿著易磁化軸，自由磁化層VL按照記憶資料之位準（，，1 ”及 π 0 π )，沿著易磁化軸方向，在和固定磁化層F L平行（相同） 或反平行（相反）之方向磁化。以下，在本專利說明書，分 別以R1及R0(但’Rl〉R〇)表示各自和自由磁化層VL之2種磁 化方向對應之隧道磁阻元件TMR之電阻。MTj記憶體單元可 令和這種自由磁化層VL之2種磁化方向對應的記憶1位元之 資料（π Γ及"0Π )。 自由磁化層V L之磁化方向只在作用之磁場η (E a )和 H(HA)之和達到圖中所示之星形特性線之外側之區域之情 況可重y新改寫。即，在所作用之資料寫入磁場係相當於星 形特性線之内側之區域之強度之情況，自由磁化層几之磁 化方向不變。 如星形特性線所示，藉著對自由磁化層VL施加難磁化 軸方向之磁場，可降低改變沿著易磁化軸之磁化方向所需

200301480 五、發明說明（5) 之磁化臨限值。 在如圖2 4之例子所示設計了資料寫入時之動作點之情 況，在係資料寫入對象之MTJ記憶體單元，將易磁化軸方 向之資料寫入磁場設計成其強度變成1^。即，設計在位元 線BL或寫用字元線WWL流動之資料寫入電流值，使得得到 該貧料寫入磁場。一般’貢料寫入磁场以磁化方向之 切換所需之切換磁場Hsw和邊限量ΔΗ之和表示。即以 Hwr = Hsw + ΔΗ 表示。 又，為了改寫MT J記憶體單元之記憶資料，即隧道磁 阻元件TMR之磁化方向，需要使既定位準以上之資料寫入 電流流向寫用字元線W W L和位元線B L雙方。因而，隧道磁 阻元件TMR中之自由磁化層VL按照沿著易磁化軸方向（ΕΑ) 之資料寫入磁場之方向，在和固定磁化層F L平行或相反 (反平行）之方向磁化。在隧道磁阻元件TMR —度寫入之磁 化方向’即Μ T J記憶體早元之記憶貧料’至執行新的貧料 寫入為止之間永久的保持。 於是，因隧道磁阻元件TMR之電阻按照利用所施加之 資料寫入磁場可改寫之磁化方向而變，藉著使隧道磁阻元 件TMR中之自由磁化層VL之2種磁化方向和記憶資料之位準 (Μ Γ及π 0")各自對應，可執行永久性之資料記憶。 於是，在MARA組件，在資料寫入時，需要令被選為資 料寫入對象之MTJ記憶體單元中之隧道磁阻元件TMR之磁化 方向反轉。因此，需要按照寫入資料之位準控制流向寫用 字元線WWL及位元線BL之資料寫入電流之方向。因而，供

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給資料寫入電沪 ^ 晶片尺寸增力電路系之構造複雜化，發生MARA組件之 π之問題點。 【發明内容】 本發明 造，以簡單 流0 之目的在於提供 之電路構造可按 一種薄膜磁性體記憶裝置之構 照資料位準供給資料寫入電 本發明亡 元，配置成、$膜磁性體'己憶裝置’包括··複數記憶體單 場之施加所J列狀，各自記憶響應第一及第二資料寫入磁 憶體單元^人之f料；複數寫用字元線，各自和複數記 入磁場之第應的設置，在選擇列使令產生該第一資料寫 線，各自〜貢料寫入電流向既定方向流動；複數位元 八彦峰繁:複數記憶體單兀行對應的設置，在選擇行，使 i料之ί二資料寫入磁場之第二資料寫入電流向按照寫入 " 向流動；以及複數電流回授用配線，沿著和複數 位=線相同之方向設置；各位元線和複數電流回授用配線 之之一條對應，第二資料寫入電流在一端側之間在電氣 連接之适擇行之位元線及對應之電流回授用配線上流 動0 因此，本發明之主要優點在於，在薄膜磁性體記憶裝 置’依據一端之間連接之選擇行之位元線及對應之電流回 授用配線之各自之另一端側之電壓設定，可控制在選擇行 之位元線上流動之電流之方向。結果，可簡化用以按照寫 入資料位準控制資料寫入電流之方向之電路構造。

200301480 五、發明說明（7) 本發明之別的構造之薄膜磁性體記憶裝置包括：複數 記憶體單元，配置成行列狀，各自記憶響應第一及第二資 料寫入磁場之施加所寫入之資料；複數寫用字元線，各自 和複數記憶體單元列對應的設置，在選擇列使令產生該第 一資料寫入磁場之第一資料寫入電流向既定方向流動；複 數位元線，各自和複數記憶體單元行對應的設置，在選擇 行，使令產生第二資料寫入磁場之第二資料寫入電流向按 照寫入資料之方向流動；複數第一行選擇線，各自設置於 形成一個行區塊之各自和不同行位址對應之K個（K : 2以上 之整數）各記憶體單元行；K條第二行選擇線，在各行區塊 用以選擇對應之K個記憶體單元行之中之一個；行解碼 器，按照行選擇結果使複數第一行選擇線之中之一條及K 條第二行選擇線之中之一條選擇性的變成活化；以及資料 寫入電路，按照複數第一行選擇線及K條第二行選擇線， 將選擇行之位元線之一端側及另一端側各自設為按照第一 及第二電壓之寫入資料之各一方。 這種薄膜磁性體記憶裝置因利用各自由複數記憶體單 元行構成之行區塊之選擇及在各行區塊内之記憶體單元行 之選擇之組合執行行選擇，可減少行選擇所需之信號配線 數。 本發明之另外之構造之薄膜磁性體記憶裝置，包括： 複數記憶體單元，配置成行列狀，各自記憶響應第一及第 二資料寫入磁場之施加所寫入之資料；複數寫用字元線， 各自和複數記憶體單元列對應的設置，在選擇列使令產生

2075-5330-PF(Nl);Ahddub.ptd 第11頁 200301480 五、發明說明（8) 該第一資料寫入磁場之第一資料寫入電流向既定方向流 動；複數第一位元線，各自和複數記憶體單元行對應的設 置；以及資料寫入電路，在選擇行，在對應之第一位元線 之中和選擇記憶體單元對應之部分，使令產生該第二資料 寫入磁場之第二資料寫入電流向按照寫入資料之方向流 動；包括複數位元線驅動部，在該複數記憶體單元行之各 行，各自和對應之第一位元線上之相當於一端側之第一節 點、相當於另一端側之第二節點以及至少一個中間節點對 應的設置；在該選擇行，該複數位元線驅動部之中之位於 和該選擇記憶體單元對應之該部分之兩端之2個將該第一 位元線上之對應之節點設為第一及第二電壓之按照寫入資 料之各一方。 這種薄膜磁性體記憶裝置，在選擇行之位元線，可使 資料寫入電流只流向和選擇記憶體單元對應之部分區間。 因此，可將資料寫入電流之路徑低電阻化，在低電壓動作 時也使得容易的供給所需之資料寫入電流，而且可使資料 寫入動作高速化。此外，也可抑制對於選擇行之非選擇記 憶區塊之記憶體單元之資料誤寫入。 本發明之另外之構造之薄膜磁性體記憶裝置，包括： 複數記憶體單元，配置成行列狀，各自記憶響應第一及第 二資料寫入磁場之施加所寫入之資料；複數寫用字元線， 各自和複數記憶體單元列對應的設置，在選擇列使令產生 該第一資料寫入磁場之該第一資料寫入電流向既定方向流 動；複數位元線，各自和複數記憶體單元行對應的設置，

2075-5330-PF(Nl);Ahddub.ptd 第12頁 200301480 五、發明說明（9) 在選擇行使令產生該第二資料寫入磁場之該第二資料寫入 電流向按照寫入資料之方向流動；以及寫用字元線驅動電 路，在該選擇列，在對應之該寫用字元線之至少一部分， 使該第一資料寫入電流流動；該寫用字元線驅動電路在該 選擇列，將該對應之寫用字元線上之相當於一端側之第一 節點、相當於另一端側之第二節點以及至少一個之中間節 點之中之位於和選擇記憶體單元對應之部分之兩側之2個 節點設為第一及第二電壓之各一方。 這種薄膜磁性體記憶裝置，在選擇行之寫用字元線， 可使資料寫入電流只流向和選擇記憶體單元對應之部分區 間。因此，可將資料寫入電流之路徑低電阻化，在低電壓 動作時也使得容易的供給所需之資料寫入電流，而且可使 資料寫入動作高速化。此外，也可抑制對於非選擇記憶區 塊之記憶體單元之資料誤寫入。 本發明之另外之構造之薄膜磁性體記憶裝置，包括： 複數記憶體單元，配置成行列狀，各自記憶響應第一及第 二資料寫入磁場之施加所寫入之資料；複數寫用字元線， 各自和複數記憶體單元列對應的設置，在選擇列使令產生 該第一資料寫入磁場之該第一資料寫入電流向既定方向流 動；複數位元線，各自和複數記憶體單元行對應的設置， 在選擇行使令產生該第二資料寫入磁場之該第二資料寫入 電流向按照寫入資料之方向流動；以及寫用字元線驅動電 路，在該選擇列，在對應之該寫用字元線之至少一部分， 使該第一資料寫入電流流動；各該寫用字元線在中間節點

2075-5330-PF(Nl);Ahddub.ptd 第13頁 200301480 五、發明說明（ίο) 和第一電壓連接；該寫用字元線驅動電路包括第一及第二 驅動開關，在該複數記憶體單元列各自和對應之寫用字元 線上之相當於一端側之第一節點及相當於另一端側之第二 節點對應的設置；在該選擇列，該第一及第二驅動開關之 中之按照選擇記憶體單元和該中間節點之位置關係所選擇 之一方將對應之節點和第二電壓連接。 本發明之另外之構造之薄膜磁性體記憶裝置，包括： 複數記憶體單元，配置成行列狀，各自記憶響應第一及第 二資料寫入磁場之施加所寫入之資料；複數寫用字元線， 各自和複數記憶體單元列對應的設置，在選擇列使令產生 該第一資料寫入磁場之該第一資料寫入電流向既定方向流 動；複數第一及第二位元線，各自和複數記憶體單元行對 應的設置，在選擇行使令產生該第二資料寫入磁場之該第 二資料寫入電流向按照寫入資料之方向流動；選擇開關， 和複數記憶體單元行之各行對應的設置，在選擇行用以將 對應之第一及第二位元線之一端側之間在電氣上連接；以 及資料寫入電路，在資料寫入時，將和選擇行對應之第一 及第二位元線之另一端側各自設為第一及第二電壓之按照 寫入資料之各一方；使用在比複數記憶體單元上層側之不 同之配線層各自形成之第一及第二金屬配線設置各第一及 第二位元線，和同一記憶體單元行對應之第一及第二位元 線在縱向之既定區域配置成在上下方向相交叉。 這種薄膜磁性體記憶裝置，在往復電流上可使方向按 照寫入資料之資料寫入電流流向一端側之間在電氣上連接

2075-5330-PF(Nl);Ahddub.ptd 第14頁 200301480 五、發明說明（11) 之選擇行之第一及第二位元線。因此，可簡化按照寫入資 料位準控制資料寫入電流之方向之電路構造。此外，因各 自反向之電流流向上下方向相鄰之第一及第二位元線，自 選擇行之第一及第二位元線各自發生之磁性雜訊在別的記 憶體單元朝相減弱之方向作用。因此，減輕磁性雜訊之影 響，防止資料誤寫入，可使動作安定化。 本發明之另外之構造之薄膜磁性體記憶裝置，包括： 複數記憶體單元，配置成行列狀，各自記憶響應第一及第 二資料寫入磁場之施加所寫入之資料；複數寫用字元線， 各自和複數記憶體單元列對應的設置，在選擇列使令產生 該第一資料寫入磁場之該第一資料寫入電流向既定方向流 動；以及複數第一及第二位元線，各自和複數記憶體單元 行對應的設置，在選擇行使令產生該第二資料寫入磁場之 該第二資料寫入電流向按照寫入資料之方向流動；使用在 比複數記憶體單元上層側之不同之配線層各自形成之第一 及第二金屬配線設置各第一及第二位元線，和同一記憶體 單元行對應之第一及第二位元線在縱向之既定區域配置成 在上下方向相交叉；還包括：資料寫入電路，在資料寫入 時，將和選擇行對應之第一及第二位元線之中之和選擇記 憶體單元之距離比較短之位元線之一端側設為按照第一及 第二電壓之中之按照寫入資料之一方，而且將該位元線之 另一端側設為第一及第二電壓之中之另一方。 這種薄膜磁性體記憶裝置，使用選擇行之第一及第二 位元線之中之接近選擇記憶體單元之一方，可使方向按照

2075-5330-PF(Nl);Ahddub.ptd 第15頁 200301480 五、發明說明（12) 寫入資料之資料寫入電流流動。因此，在選擇行，在未含 選擇記憶體單元之區域，資料寫入電流也不會流向和記憶 體單元接近之配線。結果，在選擇行，可抑制對於非選擇 記憶體單元之資料誤寫入發生。 本發明之另外之構造之薄膜磁性體記憶裝置，包括： 複數記憶體單元，各自在按照所施加之資料寫入磁場之方 向磁化後記憶資料；複數位元線，各自和該複數記憶體單 元之既定區分對應的設置；以及資料寫入電路，對於該複 數位元線之中之至少一條，朝按照寫入資料之方向供給令 產生該資料寫入磁場之資料寫入電流；資料寫入電路包括 複數第一驅動電路，各自和該複數位元線對應的設置，各 自驅動對應之位元線之一端側之電壓；該複數位元線分割 成複數組；複數組各自具有X條（X : 2以上之整數）該位元 線，各自之另一端側經由短路節點在電氣上連接；資料寫 入電路還包括複數第二驅動電路，各自和該複數組對應的 設置，各自驅動對應之該短路節點之電壓；複數第一驅動 電路之中之和選擇記憶體單元對應之至少一個按照該寫入 資料以第一及第二電壓之一方驅動該對應之一端側；複數 第二驅動電路之中之和該選擇記憶體單元對應之至少一個 按照該寫入資料以第一及第二電壓之另一方驅動該對應之 短路節點。 這種薄膜磁性體記憶裝置因可將在位元線和另一端側 對應之驅動電路之佈置間距放大X倍，可減少晶片面積。 本發明之另外之構造之薄膜磁性體記憶裝置，包括：

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五、發明說明（13) 複數記憶體單元，各自在按照所施加之資料寫入磁場之方 向磁化而記憶資料；複數位元線，各自和該複數記憶體單 凡之既定區分對應的設置；以及資料寫入電路，對於該複 數位元線之中之至少一條，朝按照寫入資料之方向供給令 產生該資料寫入磁場之資料寫入電流；該複數位元線分割 成複數組；該複數組各自具有中間點之間在電氣上連接之 2條該位7〇線；資料寫入電路包括複數第一驅動電路，各 自和該複數位元線對應的設置，各自驅動對應之位元線之 一端側之電壓；及複數第二驅動電路，各自和該複數位元 線對應的設置，各自驅動對應之位元線之另一端側之電 壓；在該複數組之中之包括選擇記憶體單元之至少一個， 對應之2個該第一驅動電路及對應之2個該第二驅動電路之 一方按照該寫入資料將對應之2條位元線之該一端側及該 另 立而側之一方各自驅動為弟一及第二電壓之各一方。 這種’專膜磁性體§己憶I置’在位元線之中間點不配置 驅動電路，在選擇行之位元線，可使資料寫入電流只流向 和選擇記憶體單元對應之部分之區間。因此，不會引起晶 片面積增大，將資料寫入電流之路徑低電阻化，在低電壓 動作時也使得容易的供給所需之資料寫入電流，而且可使 資料寫入動作高速化。此外，也可抑制對於選擇行之非選 擇記憶體單元之資料誤寫入。 【實施方式】 以下’茶fl?、圖面洋細说明本發明之實施例。此外，圖

2075-533〇-PF(Nl);Ahddub.ptd 第17頁 200301480 五、發明說明（14) 中同-符號表示相同或相當之部分。 實施例1 > ”、、圖1 本^明之實施例之龍AM組件1響應來自外部 之控制信號CMD及位址作％ a T a ^ 資料DIN之寫入或輸出I:，’執行隨機存取，進行輸入 料讀出及資料寫入動作\4_7之讀出° MRAM &件1之資 CLK同步之時刻執行。^如按照和來自外部之時鐘信號 CU，而在内部決定動^，不接受來自外部之時鐘信號 MRAM組件1包括：㈤3也可。 制MRAM組件i之整體動；制電路5 ’響應控制信號CMD ’控 行列狀之複數MT J記情俨：及5己饭體陣列1 〇，具有排列成 將在後面詳細說明自早^。關於記憶體陣列10之構造 稱為「記憶體單元列2+和^記憶體單元之列（以下也只 讀用字元線RWL。又，各白么的配置稷數寫用字元線WWL及 只稱為「記憶體單元/」自)二⑴己憶體單元之行（以下也 MRAM組件!還包括」歹：應的配置位元紐。 線驅動器30以及讀出/寫/二152。、行解碼器25、字元 ®罵入控制電路50、60。 列解碼器20按照以位址 在記憶體陣列ίο之列。I虎ADD表不之列位址Μ執行 表示之行位址丁Λ碼器25按照以位址信號 線驅動器30依照列解碼器2〇之 仃&擇子凡 使讀用字元線RWL選擇性的變於，Ί :在貢料讀出時 用字元線WWL·選擇性的變成、、，，炱料寫入時使寫 ⑽示被指定為嶋及行位址 貝枓寫入對象之選擇記憶體單

2075-5330-PF(Nl);Ahddub.ptd 第18頁 200301480 五、發明說明（15) 元（以下也稱為「選擇記憶體單元」）。 寫用字元線WWL在和配置字元線驅動器3 〇之隔著記憶 體陣列1 0之反側之區域4 0和接地電壓G N D連接。 讀出/寫入控制電路5 0、6 0係在資料寫入時及資料讀 出時為了使資料寫入電流及資料讀出電流流向和選擇記憶 體單元對應之記憶體單元行（以下也稱為「選擇行」）之位 元線BL而配置於和控制器1 0相鄰之區域之電路群之總稱。 在圖2 ’代表性的表示記憶體陣列之構造及用以對記 憶體陣列1 0執行資料寫入動作之電路構造。 參照圖2，在記憶體陣列1 0，將MT J記憶體單元MC配置 成行列狀。各MTJ記憶體單元MC包括串接之電阻按照記憶 資料之位準變化用作磁性記憶部之隧道磁阻元件TMR及用 作存取元件之存取用電晶體ATR。如上述所示，在存取用 電晶體ATR代表性的應用係在半導體基板上形成之電場效 應型電晶體之M0S電晶體。 在圖2，代表性的表示第一至第四為止之記憶體單元 行之部分記憶體單元MC、和這些記憶體單元對應之位元線 BU〜BL4、讀用字元線RWL1、RWL2以及寫用字元線WWL1、' WWL2。 此外，在以下在綜合表達寫用字元線、讀用字元線以 及位兀線之各信號線之情況，各自使用符號醫[、RWL以及 BL表示、，在表示特定之寫用字元線、讀用字元線以及位元 線之情況’對這些符號附加記號，表達成WWL1、RWL1以及 BL1。又，將信號及信號線之高電壓狀態（電源電壓Vcc)及

200301480 五、發明說明（16) 低電壓狀態（接地電壓GND)之狀態也稱為「H」位 「L」位準。 千及 在資料寫入動作時，$元線驅動器3()按照列 之列選擇結果，使選擇列之寫用字元線WWL變成活化”，° 電源電壓Vcc連接。如已在圖2之說明所示，各寫用a 一 σ WWL之一端因在區域4〇和接地電壓GND連接，資料寫:^ IP自字元線驅動器30往區域4〇之既定之方向流向選列， 寫用字元線WWL。 、评〜之 &而，在非選擇列，因寫用字元線WWL·保持在非活化狀 態（L位準：接地電壓GND)，資料寫入電流不流動。又，笋 用字tl線RWL之各信號線在資料寫入時保持在非活化狀，能貝 (L位準）。 Ά 資料寫入電流Ip所產生之磁場在MTJ記憶體 隧道磁阻元件TMR朝難磁化軸方向作用。而， 動作，，在選擇行之位元線乩流動之資料寫入電流所產生 :MTJ 5己憶體皁元内之隧道磁阻元件Tmr朝易磁 万向作用。 一因此、，需要按照寫入資料MN之位準控制在 位兀線BL流動之資料寫入電流之方向。在以下，以Η*及 —Iw各自表示在各自寫入資料””及”〇”之情況之在選 之位兀線上流動之資料寫入電流。又，以資料寫入電流土 I w綜合的表示資料寫入電流+丨以及—丨w。 /;ι 其次，說明用以供給選擇行之位元線 料DIN之位準之資料寫入電流± Iw之構造。 文…、舄入貝

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第20頁 200301480 五、發明說明（17) 在實施例1之構造，、乂 ^ ^ 广 再仏 /口者和位元線BL相同之方向配置 衩數電流回授用配線。女士+ ^ ^ ^ ^ _ 、炎KL 各電流回授用配線RL設置於複數 記憶體单兀行之各行。 記憶體陣列1 〇公宝,丨Λ、&, ρ — 口丨成各自具有Κ個（Κ ·· 2以上之整數）

之記憶體早凡行之補齡各P A押一 複数订區塊CB。在圖2，表示在相鄰之2 個圯fe脰=兀仃之各行構成行區塊⑶之例子，即κ = 2之例 子在此h况各行區塊CB由各一個之奇數行及偶數行構 成之例子/例如，由第1及第2記憶體單元行構成行區塊

C B1 ’由第3及第4記愔㈣留- L 心肢早凡仃構成行區塊CB2 〇 電流回授用配線RL配置於各行區塊CB。屬於同一行區 塊CB之複數圮憶體單元行共用電流回授用配線以。例如， 和灯區塊CB1對應的，配置之電流回授用配線RL由各自和位 兀線BL1及BL2對應之第}及第2記憶體單元行共用。 圖3係用以說明電流回授用配線RL之配置之構造圖。 參照圖3 ’在實施例1之構造，mt j記憶體單元配置於 半導體基板上。在半導體主基板SUB上之p型區域PAr形成 存取用電晶體ATR。存取用電晶體ATr具有係^型區域之源 極/沒極區域1 1 0、1 2〇和閘極1 30。源極/汲極區域1 1 〇經由 在第一金屬配線層Ml所形成之金屬配線和接地電壓GND連 接。在寫用字元線WWL使用在第二金屬配線層M2形成之金 屬配線。又，位元線BL設於比隧道磁阻元件TMR上層側之 第三金屬配線層Μ 3。 隧道磁阻元件TMR配置於設置寫用字元線WWL之第二金 屬配線層M2和設置位元線BL之第三金屬配線層M3之間。存

2075-5330-PF(N1);Ahddub.ptd 第21頁 200301480 五、發明說明（18) 取用電晶體A T R之源極/〉及極區域1 2 〇經由在接觸孔1 5 〇形成 之金屬膜、第一及第二金屬配線層Ml和μ以及障壁金屬 140和隧道磁阻元件TMR在電氣上連接。障壁金屬14〇係為 了將隨道磁阻元件TMR和金屬配線之間在電氣上連接而設 置之緩衝件。 如上述所示’在MTJ記憶體單元，讀用字元線RWL和寫 用字元線WWL設置為獨立之配線。又，寫用字元線及位 元線BL在資料寫入時需要用以產生大小在既定值以上之磁 場之資料寫入電流。因此’使用金屬配線形成位元線BL及 寫用字元線WWL。 而，讀用字元線RWL係為了控制存取用電晶體ATR之問 極電壓而設置的，不必使電流積極的流動。因此，由提高 密集度之觀點，讀用字元線RWL不新置獨立的金屬配線 層，在和閘極1 3 0同一層之配線層，使用多矽層或多側構 造等形成。 在圖3所示之構造例，使用和位元線b l不同之金屬配 線層Μ 4形成電流回授用配線R L。可是，也可使用比位元線 B L下層側之金屬配線層或和位元線B L同一層之金屬配線層 M3形成電流回授用配線RL。 再參照圖2，在和記憶體陣列1 0相鄰之區域設置Κ條資 料匯流排、反相資料匯流排/ W D Β以及資料寫入電路5 1。在 係Κ = 2之情況，各自和奇數行及偶數行對應的配置2條資料 匯流排DBo及DBe。 在資料寫入時，使用資料匯流排DBo和DBe之一方及反

2075-5330-PF(Nl);Ahddub.ptd 第22頁 200301480 五、發明說明（19) 相資料匯流排/WDB供給資料寫入電流± I w。而，在資料讀 出時’將資料匯流排DBo和DBe之其中一方和選擇記憶體單 元連接。 參照圖4，資料寫入電路5 1具有資料寫入電流供給部 52和開關電路53。 資料寫入電流供給部5 2包括P通道型M0S電晶體1 5 1， 用以供給節點NwO固定電流；P通道型M0S電晶體152，用以 構成控制電晶體1 5 1之通過電流之電流鏡電路以及電流源 153 ° 寅料寫入電流供給部5 2還具有自節點n w 0接受動作電 流之供給而動作之反相器1 5 4、1 5 5以及1 5 6。反相器1 5 4將 寫入資料DIN之電壓位準反相後傳給節點Nwi。反相器155 將寫入資料D I N之電壓位準反相後傳給反相器丨5 6之輸入節 點。反相器1 56將反相器1 55之輸出反相後傳給節點Nw2。 因此，按照寫入資料DIN之電壓位準將節點Nw；l及^2之電 壓設為電源電壓Vcc及接地電壓GND之各一方。 郎點N w 1和反相資料匯流排/ W D B連接。開關電路& 3按 照表示選擇了奇數行或偶數行之選擇信號cs〇E將電壓位準 設為和寫入資料DIN相同之節點Nw2和資料匯流排DB〇及DBe 之其中一方選擇性的連接。 因此，在資料寫入時，資料寫入電路5丨將按照資料匯 流排D B 〇及D B e之行選擇結果之一方設為位準和寫入資料 D I N相同之電壓，而且將反相資料匯流排/WDB設為和寫入 資料D I N之反相位準對應之電壓。而，在資料讀出時，資

2075-5330-PF(Nl);Ahddub.ptd 第 23 頁 200301480

五、發明說明（20) 料寫入電路51將節點NW1及Nw2各自設為浮動狀熊。 其次說明在記憶體陣列丨〇之行選擇。 〜 、,上2圖2，在各行區塊CB設置行選擇線CSL及寫用行 選擇線WCSL。各行選擇線CSL在資料讀出時及資料寫入日士丁 之又方在選擇了對應之行區塊CB内之記憶體單元行之 況活化成H位準。而’各寫用行選擇線KSL在資料寫入月 岬，在遥擇了對應之行區塊CB内之記憶體 化成Η位準。 凡/舌 此外，在各行區塊CB配置用以選擇Κ個記憶體單元 ::之：：之K條寫用行副選擇線。在係κ = 2之情況 各自和可數行及偶數行對應寫用行副選擇線WCSL0及 WCSLe。寫用行副選擇線WCSL〇在奇數行成為資料寫 之情況活化成Η位進，宜田 > -丨^ W +4 ^ ^ ： /寫用仃副選擇線WC^e在偶數行成為 貝枓寫入對象之情況活化成H位準。 行^馬器25按照行選擇結果控制各行選擇線CSL、各 ·、 = k擇線WCSL以及寫用行副選擇線WCSL〇、 化和非活化。 〜疋 枓rs :二况月用以控制位元線壯、資料匯流排以及反相資 枓匯流排之間之連接控制。 選擇^ 體早元行對應的設置行選擇用閘CSG。行 門乂 ;尸 可數行在對應之位元線BL和資料匯流排DBo 流排DBe之間在電氣上在連偶接數仃/對應之位和資料匯 分、g挥持γοτ 運接。各行選擇用閘CSG響應對應之 以擇線CSL之活化而變成導通。

2075-5330-PF(Nl),Ahddub.ptd 第24頁 200301480 五、發明說明（21) 例如，在行區塊CB1，行選擇用閘CSG1設於位元線BL2 及資料匯流排DBo之間，行選擇用閘CSG2設於位元線BL2及 資料匯流排DBe之間。行選擇用閘CSG1 &CSG2各自響應行 選擇線CSL1之活化而變成導通。 在各行區塊C B所設置之電流回授用配線r l在節點/ n d 和反相資料匯流排/WDB之間和選擇用閘rsG串接。選擇用 閘RSG響應對應之寫用行選擇線WCSL之活化而變成導通。 例如，在行區塊CB1，電流回授用配線rli和響應寫用 行選擇線WCSL之活化而變成導通之選擇用閘以以串接在反 相資料匯流排/ W D B及節點/ N d之間。 此外，屬於同一行區塊之κ條位元線各自經由獨立之κ 個寫用行選擇閘和對應之電流回授用配線RL連接。κ個寫 用行選擇閘響應對應之寫用行副選擇線之活化而變成導… 通。 ^ 在和奇數行之位元線BL1對應之記憶體單元行係選擇 行之情況，貧料匯流排Dbo及反相資料匯流排/WDB按照寫 入資料DIN之位準設為Η位準（電源電壓Vcc)及L位準（接地 電壓GND)之各一方。此外，因行選擇線csu、寫用行選擇 線WCSL1以及寫用行副選擇線WCSL〇變成活化，行選擇用 CSG1、選擇用閘RSG1以及寫用行選擇閘WCSG〇變成導通。 因此，使用經由節點/Nd其一端之間在電氣上連接之 選擇行之位元線BL1及對應之電流回授用配線RLi，可使 方向按照寫入資料DIN之位準之資料寫入電流± Iw流向位 元線BL 1上。

2075 - 5330-PF(N1);Ahddub.ptd 第25頁 200301480 五、發明說明（22) 一樣的’在和偶數行之位元線B L 2對應之記憶體單元 行係選擇行之情況，資料匯流排Dbe及反相資料匯流排 / W D B知：照寫入資料j) I n之位準設為η位準（電源電壓v c c )及l 位準（接地電壓gnd)之各一方。此外，因行選擇線CSL1、 寫用行選擇線WCSL1以及寫用行副選擇線wCSLe變成活化， 行選擇用閘CSG2、選擇用閘RSG1以及寫用行選擇閘WCSGe 變成導通。 因此，使用經由節點/Nd其一端之間在電氣上連接之 選擇行之位元線B L 2及對應之電流回授用配線r l 1，可使用 方向按照寫入資料D I N之位準之資料寫入電流土 I w流向位 元線BL2上。 於是，在實施例1之構造，使用K個記憶體單元行共用 之包括和反相資料匯流排/WDB連接之電流回授用配線RL之 電流路徑，在選擇行之位元線BL流動之資料寫入電流± j w 流動。 因此，藉著控制在記憶體陣列1 0内之記憶體單元行整 體共用之K(K = 2)條之資料匯流排Dbo、Dbe及反相資料匯流 排/WDB之電壓位準，可使按照寫入資料之資料寫入電流土 Iw流向選擇行之位元線上。即，可簡化用以按照寫入資料 位準控制資料寫入電流± I w之方向之電路構造。 ' 而，在資料讀出動作時’字元線驅動器30使選擇列之 。賣用子元線R W L活化成Η位準。行解碼器2 5使各寫用行選擇 線WCSL及寫用行副選擇線wCSLo及WCSLe之各選擇線非活化 成L位準。 /

2075-5330-PF(Nl),Ahddub.ptd 第26頁 200301480 五、發明說明（23) 因而，在各纪憶體單元行，位元線肌和反相資料匯流 排/WDB在電氣上分離。此外，選擇記憶體單元和資料匯流 排DBo及DBe之其中之一在電氣上連接。因此，自圖上未示 之資料讀出電路供給和選擇記憶體單元連接之資料匯流排 資料讀出電流’藉著檢測該資料匯流排之通過電流或電壓 變化，可讀出選擇記憶體單元之記憶資料。 此外’在圖2代表性的表示和第卜第4記憶體單元行對 應之構造，但是在其他之記憶體單元，也按照一樣之構造 配置信號線或選擇用閘。 實施例1之變形例 夢^照圖5，在貫施你|〗夕你 他例1之變形例之構造，和圖2所示之 構造相比’在笔略在名^雷、、亡Γ~» 1 . 合寬机回授用配線RL和反相資料匯流 排/WDB之間所設置之選擇用^ ^ 心伴用閘R S G上不同。若依據實施例1 之變形例之構造，在各杆F一 區塊C β，節點/ n d總是和反相貪 料匯流排/WDB在電氣上連接。 可是’在資料寫入時，右 乡郭虛#f 0 τ 隹非選擇之行區塊，響應對應 之行選擇線CSL之非活化， 、曾s m山 产壯、踩碟+ , 各订選擇用閘CSG變成不導通。 塊 在位兀線BL上資料寫入電流土 I w不會流動0 —樣的，左次bn

在貝料讀出時，也因寫用行選擇閘 WCSGo及WCSGe雙方在各杆卩坫以丄 ^ ,DT 仃£塊纟吏成不導通，將各位元線bl 和對應之電流回授用配蜱令„ 士 + γ — π叱線之間在電氣上分離。結果，在實 施例1之變形例之構造，★可批—3 6 士 也可執仃和貫施例1 一樣之貢料項 出動作。 於疋，滔略和電流回授用配線RL對應的設置之選擇用

第27頁 200301480 五、發明說明（24) 閘RSG之配置，也可執行和實施例1 一樣之資料讀出及資料 寫入動作。藉著採用這種構造，可簡化記憶體陣列1 〇之構 造。 此外，在實施例1及其變形例，表示沿著和位元線BL 平行之方向，即行方向配置行選擇線CSL及寫用行選擇線 WCSL，沿著列方向配置寫用行副選擇線WCSL〇、wCSLe之構 造，但是也可沿著任一方向配置這些選擇線。 實施例2 參照圖6，在實施例2之構造，和實施例1之構造相 比，在省略在各行區塊之電流回授用配線RL之配置，和隔 著記憶體陣列1 0在彼此反側之區域配置資料匯流排Dbo、 D B e及反相資料匯流排/ W D B上不同。 和實施例1 一樣，各行區塊CB各自具有和不同之行位 址對應之K個記憶體單元行。在圖6也表示κ = 2之情況之構 造。 資料匯流排DBo及DBe和實施例1 一樣沿著列方向配置 於在行方向和記憶體陣列1 〇相鄰之2個區域之中之一方。 而，反相資料匯流排/WDB沿著列方向配置於隔著記憶體陣 列1 0和資料匯流排D B 〇及D B e反側之區域。 在各行區塊CB，寫用行選擇閘WCSGo及WCSGe在反相資 料匯流排/WDB和對應之位元線之間在電氣上連接。 其他部分之構造及動作因和實施例1及其變形例一 樣，不重複詳細說明。 因此’在資料寫入時，在各行區塊，K個行選擇用閘

2075-5330-PF(Nl),Ahddub.ptd 第28頁 200301480 五、發明說明（25) CSG響應對應之行選擇線CSL之活化，各自將κ條位元線之 一端側和K條資料匯流排之間在電氣上連接。又，寫用行 選擇閘WCSGo及WCSGe各自響應寫用行副選擇線wcSLo及 WCSLe之活化而變成導通。因而，按照κ條位元線之中之行

選擇結果所選擇之一條之另一端側和反相資料匯流排/WDB 在電氣上連接。 藉著採用這種構造，在實施例2之構造，不設置電流 回相：用配線R L，而對於選擇行之位元線利用和實施例1及 其變形例一樣之簡單之構造可供給資料寫入電流± iw。 又’和實施例1 一樣，因對於各行區塊CB，即每複數 (κ個）記憶體單元行配置工條行選擇線CSL即可，可大幅度 減少行選擇所需之信號配線數。 實施例3 餐照圖7，在實施例3之構造，和各記憶體單元行對應 的配置由2條互補之位元線構成之位元線對。在圖7，代表 性，表不和第j個（j :自然數）記憶體單元行對應之構造， 但是和各記憶體單元行對應的設置一樣之構造。 構成位元線對BLP j之位元線BL j及/BLj使用各自在位 於比MTJ記憶體單元MC上層側之金屬配線層M3及M4所形成 之金屬配線’在縱向之既定位置在上下方向設置成相交 叉。 5己憶體陣列1 0包括η個（η : 2以上之整數）之記憶體單 70列’在彳立元線BL及/BL交叉之既定區域之右側及左側區 域之各區域配置各m個（以η/ 2表示之整數）記憶體單元

2075-5330-PF(Nl);Ahddub.ptd 第29頁 200301480 五、發明說明（26) 列。在配置讀用字元線RWL1〜RWLm及寫用字元線WWL1〜WWLm 之左側區域，利用各自配置於金屬配線層M4及M3之配線形 成位元線BL及/BL。而，在配置讀用字元線RWLm+1〜RWLn及 寫用字元線W W L m + 1〜W W L η之右側區域，利用各自配置於金 屬配線層M3及Μ4之配線形成位元線BL及/BL。 和各自在金屬配線層M3及Μ4形成之位元線BL對應之配 線之間在既定區域連接。一樣的，和各自在金屬配線層M3 及Μ 4形成之位元線/ B L對應之配線之間也在既定區域連 接。位元線BL及/BL之和MTJ記憶體單元之距離短的一方， 即在下層側之金屬配線層M3，和MT J記憶體單元MC連接。 寫用行選擇閘WCSG j響應對應之寫用行選擇線WCSL j之 活化，將對應之位元線BL j及/BL j之一端側之間連接。 此外，設置由互補之資料匯流排DB及/DB構成之資料 匯流排對DBP。在資料寫入時，資料匯流排db及/DB之電壓 各自和圖3所示之資料寫入電流供給部52之節點Nw2及Nwl 連接。因此，按照寫入資料D I N之位準將資料匯流排DB及 /DB設為電源電壓Vcc及接地電壓GND之各一方。 行選擇用閘CSG j具有各自接在位元線BL j及/BL j之另 一端側和資料匯流排DB及/DB之間之電晶體開關。這些電 晶體開關響應對應之行選擇線CSL j之活化而變成導通。 藉著採用這種構造，可使方向按照寫入資料D丨N之資 料寫入電流± Iw流向選擇行之位元線BL及/bl，作為利用 寫用行選擇閘WCSG j折回之往復電流。在左側區域，利用 在位元線BL流動之電流執行資料寫入；在右側區域，利用

2075-5330-PF(Nl)；Ahddub.ptd 第30頁 200301480 五、發明說明（27) 在位元線/BL流動之電流執行資料寫入。 因此，和實施例1 一樣，可供給選擇行之位元線方向 按照寫入資料位準之資料寫入電流’不會導致周邊電路複 雜化。 又，因反向之電流各自流向在上下方向相鄰之位元線 BL及/ BL，自選擇行之位元線及/ BL各自產生之作用於相 鄰之記憶體單元行之MT J記憶體單元之磁性雜訊彼此相減 弱。因此，減輕磁性雜訊之影響，可防止資料誤寫入’使 動作安定化。 而，在資料讀出時，在各記憶體單元行因寫用行選擇 閘WCSG變成不導通，位元線BL·及/BL·之一端側之間在電氣 上分離。此外，在選擇行，行選擇用閘CSG變成導通，將 對應之位元線BL及/BL之另一端側和資料匯流排DB及/DB各 自連接。在資料讀出時，資料匯流排DB及/DB之至少一方 接受資料寫入電流之供給。 尤其’在各記憶體單元行，可採用配置對於互補之位 元線B L及/ B L之各位元線可選擇性的連接之各自呈有中門 之電阻之虛擬記憶體單元（圖上未示）之構造。即'，各虛3 ό己fe體單元之電阻没為記憶π 1 ’’及"〇 "之記憶體單元 有之2種電阻之中間值。 ％ 自具 若配置這種虛擬記憶體單元，以各位元線對 執行依照互補之位元線BL、/BL間之電壓比㊆十早位可 高之資料讀出。 Λ耐雜訊性 又，在實施例3之位元線之配置，目將和構成位元線

200301480 五、發明說明（28) 對之位元線BL及/BL之各位元線連接之記憶體單元數設為 相等，可修正在形成同一位元線對BLP之位元線BL及/BL間 之RC負載之不平衡。此外，因令位元線BL及/BL相纏繞， 減輕在資料讀出時在兩者間之干涉雜訊，可執行高速且高 精度之資料讀出。 實施例3之變形例 在實施例3之變形例，表示組合了實施例2及實施例3 之構造之位元線配置。 參照圖8，在實施例3之變形例之構造，和實施例3之 構造相比，在配置替代位元線對BLP之資料匯流排DB1及 DBr和反相資料匯流排/WDB上及替代寫用行選擇閘WCSG j之 寫用行選擇閘WCSG1 - j及WCSGr - j上不同。 寫用行選擇閘W C S G 1 — j設置於反相資料匯流排/ w D B及 位元線BL j之一端側之間，響應控制信號SG 1之活化而變成 導通。控制信號SG1在資料寫入時，在比位元線BL及/BL交 叉之既定區域左側之區域包括選擇記憶體單元之情況，活 化成Η位準。 寫用行選擇閘WCSGr — j設置於反相資料匯流排/WDB及 位元線BL j之一端側之間，響應控制信號SGr之活化而變成 導通。控制信號SGr在資料寫入時，在比位元線BL及/BL交 叉之既定區域右側之區域包括選擇記憶體單元之情況，活 化成Η位準。 在資料讀出時’在各記憶體單元行，將反相資料匯流 排/ W D Β及位元線B L、/ B L之間在電氣上分離。此外，藉著

2075-5330-PF(Nl);Ahddub.ptd 第 32 頁 200301480 五、發明說明（29) 供給資料匯流排DB1及DBr之至少一方資料寫入 和實施例3 —樣之資料讀出。 μ % ’執行 藉著採用這種構造’在資料寫入時，λ j\l 土 /v 選擇記憶體單元之區域，資料寫入電流不流6 1 也禾3 幾冋和Μ 了 了 #卜立 體單元接近之金屬配線。因此，在選擇行，可私 ^ 憶體單元發生資料誤寫入。 ρ制在非記 又，因使在選擇行之位元線對上之資料宜 、丁馬入電产政你 比實施例3之構造的短，即可低電阻化，可佶次，，"L ^ K貝料寫人會y 作高速化及減少耗電力。 ”η

此外，在實施例3及其變形例，舉例表示A 任縱向之既 定之一處區域令位元線BL及/BL在上下方向夺7 — μ 人又之構造， 但是也用採用設置複數這種交叉處之構造。 實施例4 參照圖9，記憶體陣列1 〇沿著列方向分割成複數記憶 區塊。在圖9 ’記憶體陣列1 〇例如分割成2個記憶區塊Mba 及MBb。 在§己fe區塊Mba，各自和記憶體單元列對應的配置讀 用字元線RWLal、RWLa2、···及寫用字元線WWU1、 WWLa2、…。一樣的在5己憶區塊Mbb，各自和記憶體單元列 對應的配置項用子元線R W L b 1、R W L b 2、…及寫用字元線 WWLbl、WWLb2、…。即’在記憶區塊Mba及MBb獨立的設置 讀用字元線RWL及寫用字元線WWL。 而’和各記憶體單元行對應的在記憶區塊MBa及MBb共 同的配置位元線B L °在各記憶區塊配置資料匯流排。

2075-5330-PF(Nl);Ahddub.ptd 第33頁 200301480 五、發明說明（30) 和記憶區塊MBa對應之資料匯流排DBa和位元線叽之一 端側（記憶區塊MBa側）對應的沿著列方向配置於和記憶體 陣列1 〇相鄰之區域。和記憶區塊MBb對應之資料匯流排DBb 和位元線BL之另一端側（記憶區塊MBb側）對應的沿著列方 向配置於和έ己憶體陣列1 〇相鄰之區域。反相資料匯流排 /WDB對於記憶區塊MBa及MBb共同的例如沿著列方向配置於 記憶區塊MBa及MBb之邊界部。 在各a己彳思體單元行’位元線儿在相當於一端側之節點 N a及相當於另一端側之節點n b各自經由驅動開關和資料匯 流排DBa及DBb連接，經由中間節點·和反相資料匯流排 /WDB連接。例如，和位元線BL對應的，在各自相當於其一 端側及另一端側之節點Na( 1 )及節點Nb( 1 )和資料匯流排 DBa及DBb之間各自設置驅動開關⑶以丨&CDGM，在中間節 點N m ( 1 )及反相資料匯流排/ w D B之間設置驅動開關w d g 1。 此外，在以下，在表達特定之位元線上之節點之情 況，如Na( 1 )、Nb( 1 )、Nm( 1 )般附加具有括弧之數字，在 未特定的綜合性表達位元線之情況，只是如Na、Nb、Nm般 表達。 驅動開關CDGal及CDGbl各自響應行控制用閘CGal及 C G b 1之輸出而開閉。驅動開關w D G 1響應對應之寫用行選擇 線WCSL1之活化而開閉。在各記憶體單元行設置寫用行選 擇線WCSL，在資料寫入動作時在選擇行活化成η位準。 行控制用閘CGa 1在資料寫入時選擇對應之第一記憶體 單元行，而且在選擇記憶體單元屬於記憶區塊MBa之情

2075-5330-PF(N1),Ahddub.ptd 第34頁 200301480 五、發明說明（31) 況，令對應之驅動開關CDGal變成導通。在資料讀出 行控制用閘CGal在選擇對應之第一記憶體單元行之、、， 令對應之驅動開關CDGal變成導通。 巧况，

即行控制用閘C G a 1具有A N D閘，輸出對應之寫二 選擇線WCSL1及區塊選擇信號SBa之電壓位準間之ANj) ^ 運算結果；及0R閘，輸出該AND閘之輸出及對應之讀^輯 選擇線RCSL1之電壓位準間之0R邏輯運算結果。〇R問== 出輸入由N通道型M0S電晶體構成之驅動開MCDGal之輪 極。 J 在各記憶體單元行設置讀用行選擇線“认，在資士 出動作時在選擇行活化成H位準。區塊選擇信號SBa在二= 記憶體單元屬於記憶區塊MBa之情況活化成Η位準。在=擇 記憶體單元屬於記憶區塊MBb之情況，一樣的設置之、揮 選擇信號SBb活化成Η位準。 &塊 行控制用閘CGb 1在資料寫入時選擇對應之第一記丨产㈣ 單凡行’而且在選擇記憶體單元屬於記憶區塊MBb之情〜也 況，令對應之驅動開關CDGbl變成導通。在資料讀出日^， 不管行選擇結果’行控制用閘C G b 1令對應之驅動開關、 CDGbl變成不導通。 即，行控制用閘CGbl具有AND閘，輸出對應之寫用行 選擇線WCSL1及區塊選擇信號SBb之電壓位準間之AND邏Z 運算結果。AND閘之輸出輸入由n通道型M0S電晶體構成 驅動開關CDGbl之閘極。 在資料寫入時，資料匯流排DBa、DBb及反相資料匯节

2075-5330-PF(Nl)；Ahddub.ptd 第35頁 200301480 五、發明說明（32) 排/WDB各自和在實施例！之資料匯流排DBo、DBe及反相資 料匯流排/ W D B —樣的設定。具體而言，在和實施例1之資 料寫入電路51 —樣之構造，按照區塊選擇信號SBa、SBb控 制開關電路53即可。 藉著採用這種構造，例如，在資料寫入時，在選擇了 第一記憶體單元行之情況，驅動開關WDG 1變成導通，此 外，驅動開關CDGal及CDGbl之一方按照選擇記憶體單元屬 於記憶區塊MB a、MBb之哪一個變成導通。 即’當選擇記憶體單元屬於記憶區塊MBa時，各自位 於選擇記憶體單元之兩側之驅動開MCDGal AWDG1變成導 通’將位元線B L 1上之節點N a (1 )及N m (1 )各自和資料匯流 排DBa及反相資料匯流排/WDB連接。因而，將節點Na〇)及

Nm( 1 )设為電源電壓ycc及接地電壓GNI)之按照寫入資料d I n 之各一方。 、 因此’在選擇行之位元線BL1，可使方向按照寫入資 料D I N之貧料寫入電流± I w流向和包括選擇記憶體單元之 記憶區塊對應之節點Na(丨）〜Nm(丨）之間。而，因驅動開關 CDGbl不導通，在選擇行之位元線BL1上，資料寫入電流也 不會流向和選擇記憶體單元不對應之節點Nb(丨）〜Nm(丨）之 間。 相，的，當選擇記憶體單元屬於記憶區塊MBb時，各 自位於選擇冗憶體單元之兩側之驅動開關CDGbl及WDG1變 成導通，而且驅動開關CDGal變成不導通。因此，在選擇 行之位π線BL1，可使方向按照寫入資料MN之資料寫入電

2075-5330-PF(Nl);Ahddub.ptd 200301480 五、發明說明（33) 流± I w流向和包括選擇記憶體單元之記憶區塊對應之節點 Nb(l)及Nm(l)之間。而，在選擇行之位元線BL1上，資料 寫入電流也不會流向和選擇記憶體單元不對應之節點 Na(l)及Nm(l)之間。 在圖9，代表性的表示自第一至第四個記憶體單元行 及各自和這些記憶體單元行對應的配置之驅動開關 CDGal 〜CDGa4、CDGb 卜 CDGb4、WDG 卜 WDG4、行控制用閘 CGa卜CGa4、CGM〜CGb4、讀用行選擇線RCSL1〜RCSL4以及 寫用行選擇線WCSU〜WCSL4。在其他之記憶體單元行也_ 樣的配置這些驅動開關、控制用閘以及行選擇線等。又， 在各記憶體單元行，資料寫入時之動作和上述第一記憶體 單元行一樣的執行。 如以上之說明所示，在實施例4之構造，和實施例} 一 樣，可供給方向按照寫入資料D I N位準之資料寫入電流， 不會導致周邊電路複雜化。 此外’在選擇行之位元線，因使資料寫入電流只流向 和選擇記憶體單元對應之部分之區間，可使資料寫入電流 之路徑變短，即可低電阻化。近年來，因低耗電力化等要 求而進行低電壓動作化，但是藉著資料寫入電流路徑之低 電阻化，在低電壓動作時也容易的供給所需之資料寫入電 流。又，資料寫入電流路徑之低電阻化也可有助於資 入動作之高速化。 ' 此外，在選擇行，也因資料寫入電流不流向位元線叽 之中之和非選擇記憶區塊對應之區間，也可抑制對於非選

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第37頁 200301480 五、發明說明（34) 擇記憶區塊之記憶體單元之資料誤寫入。 此外，在實施例4之構造，在各位元線，設置複數中 間節點，也可將資料寫入電流流動之區間更細分化的控 制。在此情況，需要在各位元線BL使和一端側之節點、複 數中間節點以及另一端側之節點各自對應的設置之複數驅 動開關之各開關和資料匯流排及反相資料匯流排之一方交 互的對應。 貫施例4之變形例1 參知圖1 0 ’在實施例4之變形例1，在記憶體陣列1 〇採 用折回型位元線構造。記憶體陣列丨〇和實施例4 一樣，沿 著列方向分割成複數記憶區塊。在圖1 0，記憶體陣列丨〇沿 著列方向分割成複數記憶區塊。在圖1 〇，記憶體陣列丨〇也 分割成2個記憶區塊Mba及MBb。在記憶區塊MBa及MBb之各 區塊，在各記憶體單元列設置讀用字元線RWL及寫用字元 線WWL。 依照折回型位元線構造，和各記憶體單元行對應的配 置由互補之位元線BL及/BL構成之位元線對BLP。互補之位 元線BL及/BL共同的配置於記憶區塊MBa及MBb。例如，和 第一記憶體單元行對應的利用位元線B L 1及/ B L 1構成位元 線對BLP1。 MTJ記憶體單元MC在每隔一列和位元線BL及/BL之一方 逐一交互連接。例如，若說明屬於第一記憶體單元行之 Μ T J記憶體單元，第一列之Μ T J記憶體單元和位元線b l 1連 接，第二列之MTJ記憶體單元和位元線/BL1連接。以下一

2075-5330-PF(Nl),Ahddub.ptd 第38頁 200301480 五、發明說明（35) 樣，MTJ記憶體單το各自在奇數列和位元線BL1連接，在偶 數列和位元線/ B L1連接。 此外’在和記憶體陣列丨〇相鄰之區域，各自和記憶區 塊MBa及MBb對應的設置資料匯流排DBpa及⑽^。在記憶區 塊MBa側之區域沿著列方向配置資料匯流排抑？3，包括互 補之貪料匯流排DBa及/DBa。一樣的，在記憶區塊MBb側之 區域沿著列方向配置資料匯流排DBpb，包括互補之資料匯 流排DBb及/DBb。 在實施例4之變形例1之構造，在各記憶體單元行之驅 動開關、控制用閘以及行選擇線等也一樣。因此，在以下 代表性的說明對於第一記憶體單元行之構造。 驅動開關CDGal具有電晶體開關，各自接在各自和位 元線BL1及/BL1之一端側對應之節點Na(1) &/Na(1)和資料 匯流排DBa及/DBa之間。這些電晶體開關響應具有和圖9 一 樣之構造之行控制用閘CGa 1之輸出而開閉。 驅動開關CDGbl具有電晶體開關，各自接在各自和位 το線BL1及/BL1之另一端側對應之節點Nb(丨）及/Nb(丨）和資 料匯流排DBb及/DBb之間。這些電晶體開關響應具有和圖9 一樣之構造之行控制用閘CGb 1之輸出而開閉。 驅動開關WDG1接在相當於記憶區塊MBa及MBb之邊界部 分之位元線BL1之中間節點Nm( 1 )及位元線/BL1之中間節點 Nm (1 )之間。和圖9之構造一樣，驅動開關WDG丨響應對應之 寫用行選擇線WCSL1而開閉。 構成資料匯流排DBPa之資料匯流排DBa及/DBa之電

2075-5330-PF(Nl);Ahddub.ptd 第39頁 200301480 五、發明說明（36) 壓，在記憶區塊MBa内包括選擇記憶體單元之情況，各自 和圖3所示之資料寫入電流供給部5 2之節點N w 2及N w 1連 接。因此，資料匯流排DBa及/DBa按照寫入資料DIN之位準 設為電源電壓Vcc及接地電壓GND之各一方。 一樣的，構成資料匯流排DBPb之資料匯流排DBb及 / D B b，在記憶區塊Μ B b内包括選擇記憶體單元之情況，按 照寫入資料D I N之位準设為電源電壓v c c及接地電壓G N D之 各一方。 因此，在選擇第一記憶體單元行，而且選擇記憶體單 το屬於記憶區塊MBa時，各自位於選擇記憶體單元之兩側 之驅動開關CDGal及WDG1變成導通，按照寫入資料DIN之資 料寫入電流± I w在選擇行之位元線對BLp丨上之節點

Na(l)〜ΝπΚΙ)〜/Nm(1)〜/Na(1)之路徑流動。而，因驅動開 關CDGbl變成不導通，在選擇行之位元線對BLp上，資料寫 入電流也不會流向和選擇記憶體單元不對應之節點* Nb(l)〜ΝπΚΙ)之區間及節點/Nb(1)〜/Nm(i)2區間。 相=的，當選擇記憶體單元屬於記憶區塊_時，各

2 $ &擇5己憶體單兀之兩側之驅動開關⑶及㈣U 成：二：=且驅動開關CDGal變成不導通。因此 订之位兀線對B L P 1，可伟古a 4λ> w 入電流± Iw只流向和包寫入資料_之資料寫 ^ ^ ^ ^ 栝、擇屺憶體單元之記憶區塊對庫 ☆選擇行之位元線軸上，資料寫入電i Hi!擇記憶體單元不對應之區間。 曰者木用k種構w ’在實施例4之變形例【之構造，在

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五、發明說明（37) 記憶體陣列1 0採用了折回型位元線構造之情； 〜丨月/儿，也可勃4 和實施例4 一樣之資料寫入。 」巩订 此外，在各記憶體單元行，可採用配置對互補 一 線B L及/ B L·之各位元線可選擇性的連接之久自 之位元 t Ν 丹有中p彳雷 ，即，各虛擬 阻之虛擬記憶體單元（圖上未示）之構造。即 Ν电 單元各自具 έ己體早元之電阻设為έ己憶’’ 1 "及"〇 ”之記憶體 有之2種電阻之中間值。 右配置這種虛擬5己憶體單元，以各位元線對為时 執行依照互補之位元線BL、/BL間之電壓比較之奸μ早位可 高之資料讀出。 Γ 實施例4之變形例2 參照圖1 1，在實施例4之變形例2之構造，和圖9所示 實施例4之構造相比，在和各位元線Bl對應的配置替代= 動開關CDGa、CDGb以及WDG之位元線驅動器BDVa、Bd 及BDVni上不同。 例如，對於位元線BL1，各自和各自相當於其一端側 及另一端側之節點Na(l)及Nb(l)對應的設置位元線驅動器 BDVal及BDVbl，和中間節點Nm( 1 )對應的設置位元線驅動 器BDVml 。 位元線驅動器BDVal具有驅動器電晶體DTHa及DTLa， 各自接在電源電壓V c c及接地電壓G N D和節點N a (1 )之間。 驅動器電晶體DTHa及DTLa各自響應寫入控制信號及 WLal而開閉。一樣的，位元線驅動具有驅動器電 晶體DTHb及DTLb，各自接在電源電壓vCc及接地電壓GND和

200301480 五、發明說明（38) 節點Nb(l)之間。驅動器電晶體DTHb&DTLb各自響應寫入 控制信號/WHbl及WLbl而開閉。又，位元線驅動具 有驅動裔電晶體DTHm及DTLm ’各自接在電源電壓ycc及接 地電壓GND和節點Na(l )之間。驅動器電晶體DTHm &DTLm各 自響應寫入控制信號Wml及Wm#l而開閉。 在各€憶體單元行配置具有相同之構造之位元線驅動 器BDVa、BDVb以及BDVm，但是在各記憶體單元行獨立的設 置控制驅動器電晶體群之寫入控制信號。在本變形例，資 料寫入電路（圖上未示）按照寫入資料位準、記憶區塊選擇 結果以及行選擇結果產生寫入控制信號。 在選擇行’在選擇記憶體單元屬於記憶區塊MBa之情 況，位元線驅動器BDVa及BDVm將對應之節點心及·驅動為 電源電壓Vcc及接地電壓GND之按照寫入資料之各一方。 而，位元線驅動器BDVb不將節點卟驅動為電源電壓Vcc：及 接地電壓G N D之任一方。 而，在遥擇記憶體單元屬於記憶區塊MBb之情況，位 元線驅動器BDVb及BDVm將對應之節點Nb及_驅動為電源電 壓Vcc及接地電壓GND之按照寫入資料之各一方。而’位元 線驅動益BDVa不將節點Na驅動為電源電壓Vcc及接地電壓 G N D之任*~~方。 結果，和圖9所示之構造-樣，在選擇行之位元線 上，可使方向按照寫入資料之資料寫入電流只流向和選擇 記憶體單=對應之部分（節點Na〜Nm或節點之間）。因 此，可將貧料寫入電流之路徑低電阻化，在低電壓動作時

2075-5330-PF(Nl);Ahddub.ptd 第42頁 200301480 五、發明說明（39) 也使得容易的供給所需之資料寫入電流，而且可使資料寫 入動作南速化。此外，也可抑制對於選擇行之非選摆情 區塊之記憶體單元之資料誤寫入。 而’在資料寫入時之非選擇行，位元線驅動器、 BDVb以及BDVni將對應之節點Na、Nb、Nm驅動為接地電壓 GND，防止不想要之電流流動。又，在資料寫入時以外， 位元線驅動器B D V a、B D V b以及B D V m將對應之節點n a、n b、 Nm都不驅動為電源電壓Vcc及接地電壓GND。 此外，讀出用資料匯流排RDB1、RDB2和中間節點Nm對 應的配置於記憶區塊MBa、MBb之邊界部分。讀出用資料匯 流排R D B 1、R D B 2和位元線B L交叉，沿著列方向設置。 各自和記憶體單元行對應的設置用以選擇性的連接讀 出用資料匯流排R D B1、R D B 2及位元線B L之間之讀出用選擇 閘RDSG卜RDSG4、…。讀出用選擇閘RDSG1〜RDSG4、…各自 響應讀用行選擇線RCSU〜RCSL4、…之活化而變成導通。 各讀出用選擇閘在奇數行接在對應之中間節點·和讀出用 資料匯流排RDB1之間’在偶數行接在對應之中間節點_和 讀出用資料匯流排RDB2之間。 在資料讀出時，響應選擇列之讀用字元線RWL之活 化，選擇行之位元線經由選擇記憶體單元和接地電壓GND 連接。在此狀態，藉著利用資料讀出電路5 5令資料讀出電 流通往讀出用資料匯流排RDB1、RDB2，檢測讀出用資料匯 流排RDB1、RDB2之電流·電壓，執行自選擇記憶體單元之 資料讀出。

2075-5330-PF(Nl);Ahddub.ptd 第 43 頁 200301480 五、發明說明（40) 此時，因設為將讀出用資料匯流排RDB1、RDB2和選擇 行之位元線之中間節點Nm連接之構造，縮短讀出電流路徑 上之位元線長度，可減少讀出電流路徑之電卩且。因此，可 挺南負料項出速度及貢料讀出邊限。 此外，在圖1 0所示之折回型位元線構造，也可採用配 置替代驅動開關C D G a、C D G b以及W D G之位元線驅動器 BDVa、BDVb以及BDVm之構造。又，在這種構造，也可和圖 1 1 一樣的令和中間節點Nm對應的再配置讀出用資料匯流排 及讀出用選擇閘。 實施例5 參照圖1 2，在實施例5之構造，記憶體陣列1 〇沿著行 方向分割成複數行區塊。在圖丨2，記憶體陣列丨〇分割成2 個行區塊CBa及CBb。 在行區塊CBa ’各自和記憶體單元行對應的配置位元 線BLal、…。一樣的在行區塊CBb，各自和記憶體單元行 對應的配置位元線BLbl、···。即，在行區塊CBaACBb，獨 立的設置位元線BL。 ，，和各記憶體單元列對應的在行區塊CBa及CBb共同 配置讀用字元線RWL及寫用字元線.L。 各寫用字元線WWL在相當於行區塊CBa及⑽之邊界位 ^中間節點Nm和接地電壓GND連接。例如， ΐ I二行連1 應之Λ用Λ元㈣乂在中間節她⑴和接地 WWi ?. φ σ弟一 5己憶體單疋行對應之寫用字元線 L2在中間節點Nm ( 2 )和接地電壓G ND連接。

200301480 五、發明說明（41) 圖1 2代表性的表示用以驅動字元線驅動器3 〇之中之寫 用字元線WWL之構造。 字元線驅動器3 0具有在各行區塊設置之電流供給配線 SPL及電流供給電路31。在圖12表示各自和行區塊CBa及 CBb對應之電流供給配線spu和SPLb及電流供給電路31a和 31b。 參照圖13，電流供給電路31 a具有p通道型|4〇8電晶體 3 3 a ’在電源電壓V c c及電流供給配線s P L a之間在電氣上連 接；P通道型M0S電晶體33b，在電源電壓Vcc和節點Npl之 間在電氣上連接；N通道型M0S電晶體34，在節點Npl及接 地電壓GND之間在電氣上連接。 電晶體3 3 a及3 3 b之各閘極和節點n p 1連接。在電晶體 34之閘極輸入控制電壓Vrp。因而，利用由電晶體33a及 3 3b構成之電流鏡電路供給設為電源電壓Vcc之電流供給配 線SPLa按照控制電壓Vrp之固定電流。電流供給配線““ 也具有和電流供給配線S P L a —樣之構造。 再參照圖1 2 ’字元線驅動器3 〇還具有驅動開關RDGa， 設於寫用字元線WWL之一端側之節點Na和電流供給配線 SPLa之間；及驅動開關RDGb，設於寫用字元線界乳之另一 立而側之郎點N b和電流供給配線S P L b之間。在图1 2，在第一 及第一圯憶體單兀列，代表性的表示各自和^點Na(丨）、 Na(2)、Nb(l)、Nb(2)對應之驅動開關RDGai、RDGa2、 RDGbl 、 RDGb2 ° 驅動開關RDGa在選擇對應之記憶體單元列而且選擇記

2075-5330-PF(Nl),Ahddub.ptd 第 45 頁 200301480 五、發明說明（42) 憶體單元屬於行區塊CBa之情況變成導通。一樣的，驅動 開關RDGb在選擇對應之記憶體單元列而且選擇記憶體單元 屬於行區塊CBb之情況變成導通。例如，在驅動開關RDGal 之閘極，在資料寫入時，在選擇第一記憶體單元列而且選 擇記憶體單元屬於行區塊C B a之情況輸入活化成L位準之控 制信號/WRDla。一樣的，在驅動開關RDGbl之閘極，在資 料寫入時，在選擇第一記憶體單元列而且選擇記憶體單元 屬於行區塊CBb之情況輸入活化成L位準之控制信號 /WRD 1 b。利用列解碼器2 0按照行選擇結果產生控制信號 /WRDla 、 /WRDlb 。 列解碼器2 0對各記憶體單元列產生控制信號RRd。 在資料讀出時，在選擇了對應之記憶體單元列之情 況，控制信號R R d活化成Η位準。按照對應之控制信號R R d 控制各讀用字元線RWL之電壓。例如，響應控制信號RRd之 活化，讀用字元線RWL1活化成Η位準。 藉著採用這種構造，字元線驅動器3 0在選擇列按照選 擇記憶體單元和中間節點Nm之位置關係使驅動開關RDGa及 RDGb之一方選擇性的變成導通。結果，可使既定方向之資 料寫入電流I p選擇性的流向選擇列之寫用字元線上之節點 Na〜Nm間及節點Nb〜Nm間之和選擇記憶體單元對應之一方。 如以上之說明所示，若依據實施例5之構造，在選擇 列之寫用字元線，可使資料寫入電流只流向和選擇記憶體 單元對應之部分區間。因此，將資料寫入電流之路徑低電 阻化，在低電壓動作時也容易的供給所需之資料寫入電

2075-5330-PF(Nl),Ahddub.ptd 第46頁 200301480 五、發明說明（43) 流，而且可使資料寫入動作高速化。此外，也可抑制對於 選擇列之非選擇之行區塊之記憶體單元之資料誤寫入。 實施例5之變形例1 參照圖1 4，在實施例5之變形例1之構造，和圖1 2所示 之實施例5之構造相比，在字元線驅動器還包括和各寫用 字元線WWL對應的設置之驅動開關RGG上不同。驅動開關 R G G接在中間節點N m和接地電壓G N D之間。例如，和寫用字 元線WWL1對應的配置在中間節點Nm及接地電壓GND之間在 電氣上連接之驅動開關RGG 1。 極輸 之控 了第 WRdl 應之 造相 擇列 可能 實施 驅動開關R G G例如由N通道型Μ 0 S電晶體構成，在其 入在選擇了對應之記憶體單元列之情況活化成Η ς ^ 制信號WRd。例如，在驅動開關RGG之閘極輸入在 一記憶體單元列之情況活化成!！位準之控制信號、 。因此，在選擇列，藉著驅動開關RGG之導通^ 中間節點N m和接地電壓◦ n D連接。 、、 字元線驅動器30之其他部分之構造因和 同，不重複詳細說明。 、μ旧灸構 藉著採用這種構造，和實施例5之構 =字=L，令不想要之資料寫入電流 性降低’可更抑制資料誤寫入之發生。 例5之變形例2 說明構成字元線驅動器之驅動 在實施例5之變形例2 開關之高效率配置。 圖1 5係ό兒明貫施例5之變形例2 之驅動開關之配置之概

200301480 五、發明說明（44) 念圖。 在圖1 5，舉例表示沿著行方向將記憶體陣列丨〇分割成 4個行區塊CBi〜CB4之構造。在各記憶體單元列，可對行區 塊CB卜CB4共同的設置寫用字元線WWL。 如在實施例5及其之變形例1所示，和各自和寫用字元 線WWL之一端側及另一端側對應之節點Na、Nb以及相當於 行區塊之邊界部之中間節點Nm之各節點對應的配置驅動開 MRDG &RGG 。 驅動開關RDG係為了將對應之節點和電源電壓Vcc連接 而設置。驅動開關RGG係為了將對應之節點和接地電壓gnd 連接而設置。在各記憶體單元列，依次交互配置驅動開關 RDG 及RGG ° 例如，在圖1 5所示之構造例，對於第j列之寫用字元 線WWL j，對相當於其一端側之節點Na ( j)設置驅動開關 RDG，對相當於行區塊CB1及CB2之邊界部分之中間節點 Nm 1 2 ( j )配置驅動開關RGG。以後，各自和相當於行區塊 CB2及CB3之邊界部之中間節點Nm23 ( j) '相當於行區塊CB3 及CB4之邊界部之中間節點Nm34( j)以及相當於寫用字元線 WWLa之另一端側之節點肋（j )對應的交互配置驅動開關 RDG 、 RGG 以及RDG ° 即，不管行區塊之個數，關於在各記憶體單元列按照 自節點Na往節點Nb之方向依次配置Μ個驅動開關，由驅動 開關R D G及R G G之一方構成第奇數個驅動開關，由驅動開關 RDG及RGG之另一方構成第偶數個驅動開關。

2075-5330-PF(Nl);Ahddub.ptd 200301480 五、發明說明（45) 在資料寫入時在選擇列， WWL之和選擇記憶體單元對應’各^自八和相當於寫用字元線 之驅動開關RDG及RGG變成道^之部分之兩端之2個節點對瘫 形例-樣，在選擇列之寫=元=，和實施例5及其變。 電流只流向和選擇記憶體罝_ WL上，可使資料寫 藉著採用這種構造：：：屬之行區塊對應之部分。 料寫入電流只流向和選擇記憶體單元2::;二可使資 此，在選擇列，可抑制對 ί C之#刀區間。因 之資料誤寫入。又，因縮短㈡= ，元 在低電壓動作時也容易==及減少耗電力。此外， 動開關之配置個數，可；；關_觸’減少驅 此外，對於第（j + l)列之寫用字元線ww丨，一 各自和節點Na(m)、中間節點Nml2(m)、Nm23(jj的

Nm34(J + 1 )以及節點帅（]+ 1)對應的依次交互設置驅動開 RGG 、 RDG 、 RGG 、 RDG 以及RGG 。 1 即’每隔相鄰列父互的替換和電源電壓v c c對應之驅 動開關RDG及和接地電壓GND對應之驅動開關RGg之配置。 換㊁之，在各§己憶體單元列，若著眼於第奇數個驅動開 關’在奇數列和偶數列配置之驅動開關之種類不同。例 如，在奇數列，第奇數個驅動開關各自係和電源電壓vcc 對應之驅動開關RDG時，在偶數列，第奇數個驅動開關各 自由和接地電壓GND對應之驅動開關RGG構成。

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五、發明說明（46) 因而，緩和這些驅動開關之配置間距，可更高效率的 配置。結果，可使面積更小。此外，關於和接地電壓 對應之驅動開關RGG，和圖1 1 一樣的省略其配置，採用將 對應之中間節點Nm和接地電壓GND直接連接之構造也 i 實施例6 ° 在貫施例6，說明圖1 1所示之位元線驅動器之高效 配置。 。… •參、照圖16，在實施例6之構造，位元線BL分割成各乂條 (X 2 乂上之jI：數）之複數組’在各組，X條位元線之另一 端側經由短路節點Ns在電氣上連接。在圖16舉例表示p2 之情況之構造。 。，各位元線BL，設置用以驅動相當於一端側之節點— 之電壓之位元線驅動器BDVa。例如，對於位元線Bu，和 即點Na(1 )對應的設置位元線驅動器BDVal。 而β’在各位元線BL之另一端側配置用以驅動短路節點 電"之位元線驅動器B D V b。例如，對於位元線B L1及 BL2共同的和路節點Ns( 1 )對應的設置位元線驅動器 BDVM °位元線驅動器BDVa及BDVb之構造及動作因和圖11 所示的:樣，不重複詳細說明。 p在資料寫入時，和選擇行對應之位元線驅動器BDVa及 和遠擇組_對應之位元線驅動器BDVb響應來自資料寫入電路 (圖上未β不）之寫入控制信號，將對應之節點心及“驅動為 電源^ £ V c c及接地電壓G Ν ^之按照寫入資料之各一方。結 果’可使方向按照寫入資料之資料寫入電流流向選擇行之

2075-5330-PF(Nl);Ahddub.ptd 第50頁 200301480 五、發明說明（47) 位元線BL。 讀出資料匯流排RDB1、RDB2沿著和位元線BL交叉之方 向（列方向）和位元線BL之另一端側對應的設置。此外，各 自和區塊對應的設置用以選擇性的連接讀出資料匯流排 R D B1、R D B 2和短路節點N s之間之讀出用選擇閘r [) s G 1、 RDSG2、···。讀出用選擇閘RDSGi、RDSG2、…配置於比位 元線驅動器BDVb外側。 係第奇數個讀出用選擇閘之代表例之讀出用選擇間 RDSG1響應讀用行選擇線RCSU $RCSL2之活化，將對應之 短路節點N s (1 )和讀出資料匯流排R d b 1之間在電氣上連 接。係第偶數個讀出用選擇閘之代表例之讀出用選擇閘 RDSG2響應讀用行選擇線RCSL3或{^讥4之活化，將對應之 短路節點Ns(2)和讀出資料匯流排RDB2之間在電氣上連 在資料讀出時，響應選擇列之讀用字元線RWL之活 化’經由選擇記憶體單元將選擇行之位元線和接地電壓 G N D連接。在此狀態，藉著利用資料讀出電路5 5令資料讀 出電流通往讀出用資料匯流排RDB1 、rDB2，檢測讀出用資 料匯流排RDB1、RDB2之電流·電壓，執行自選擇記憶體單 元之資料讀出。 於是，在實施例6之構造，因在各組在X條位元線BL間 共用位元線驅動器BDVb ’可使位元線驅動器BDVb之佈置間 距變成X倍。因此，可高效率的配置讀出用選擇閘RDSG1、 RDSG2、…。結果，可減少晶片面積。

2075-5330-PF(Nl);Ahddub.ptd 第51頁 200301480 五、發明說明（48) 實施例6之變形例 參照圖1 7，在實施例6之變形例之構造，和圖1 6所示 之構造相比，在將讀出用選擇閘RDSG1、RDSG2、…設置於 比位元線驅動器BDVb内側上不同。其他部分之構造因和圖 1 6 —樣，不重複詳細說明。 藉著將讀出用選擇閘設置於比位元線驅動器内側，相 對的縮短在讀出電流路徑之位元線長度，可減少位元線部 分之電阻。因此，可提高資料讀出速度及資料讀出邊限。 換言之，若採用和圖1 6所示一樣的將讀出用選擇閘設 置於比位元線驅動器外側，相對的縮短在讀出電流路徑之 位元線長度，可減少該路徑之電阻。因此，可提高資料讀 出速度及資料讀出邊限。 或者，如圖1 8所示之構造般，和位元線BL之中間點對 應的配置讀出資料匯流排RDB1、RDB2及讀出用選擇閘 RDSG1、RDSG2、…也可。 實施例7 在實施例7，說明在減少位元線驅動器之配置個數後 可只供給和位元線BL上之選擇記憶體單元對應之部分資料 寫入電流之構造。 參照圖1 9，在實施例7之構造，位元線BL分割成各2條 之複數組，在各組，對應之2條位元線之中間點（即中間節 點Nm)之間在電氣上連接。在圖1 9，利用相鄰之各2條之位 元線構成各組。 對於各位元線BL設置用以驅動相當於一端側之節Na之

2075-5330-PF(Nl)；Ahddub.ptd 第52頁 200301480 五、發明說明（49) ' 電壓之位元線驅動器BDVa及用以驅動相當於另一端側之節 點Nb之電壓之BDVb。位元線驅動器BDVa、BDVb之構造及動 作因和圖1 1所不的一樣，不重複詳細說明。 例如，對於位元線BL1，和節點“（1)對應的設置位元 線驅動器BDVal，和節點Nb(1)對應的設置位元線驅動器 BDVbl匕外，將中間節點Nm(l)及Nm(2)在電氣上連接。 、在貧料寫入時在選擇記憶體單元屬於記憶區塊MBa之 情況’〒應來自資料寫入電路（圖上未示）之寫入控制信 唬，和遠擇區塊對應之2個位元線驅動器BDVa將對應之節 點Na各自驅動為電源電壓Vcc及接地電壓gnd之按照寫入資 料之各方。而’和選擇區塊對應之2個位元線驅動器 BDVb將對應之節點Nb不驅動為電源電壓^及接地電壓㈣ 之任一方。 p 在選擇記憶體單元屬於記憶區塊MBb之情況，和 選擇區塊對應之2個位元線驅動器⑽几將對應之節點肋各 2驅動為電源電壓Vcc及接地電壓GND之按照寫入資料之各 μ而和遥擇區塊對應之2個位元線驅動器β j) ν a將對 應之節點Na不驅動為電源電壓Vcc及接地電壓GND之任一 方。 結果，不和中間節點對應的配置位元線驅動器，和圖 1 1 =不之構造一樣，在選擇行之位元線上可使方向按照寫 ^貪+料之資料寫入電流只流向和選擇記憶體單元對應之部 分點Na〜Nm之間或節點Nb〜Nm之間）。因此，可將資料寫 入電流之路徑低電阻化，在低電壓動作時也使得容易的供

200301480 五、發明說明（50) --- 給所需之資料寫入電流，而且可使資料寫入動作高速化。 此外’也可抑制對於選擇行之非選擇記憶體單元之資料誤 寫入。 、 而’在貧料寫入時之非選擇組，為了防止不想要之電 流流動’位元線驅動器BDVa、BDVb將對應之節點Na、帅驅 動為接地電壓GND。又，在資料寫入時以外，各位元線驅 動器BDVa、BDVb將對應之節點Na、Nb不驅動為電源電壓 Vcc及接地電壓gnd之任一方。 讀出資料匯流排rDB1、RDB2沿著和位元線BL交又之方 向（列方向）和位元線BL之另一端側對應的設置。此外，各 自和區塊對應的設置用以選擇性的連接讀出資料匯流排 RDB1、RDB2和對應之2條位元線之一方之讀出用選擇閘 RDSG1、RDSG2、…。係第奇數個讀出用選擇閘之代表例之 讀出用選擇閘RDSG1響應讀用行選擇線RCSL1或RCSL2之活 化’將對應之位元線之一方（BL2)和讀出資料匯流排RDB1 之間在電氣上連接。係第偶數個讀出用選擇閘之代表例之 讀出用選擇閘RDSG2響應讀用行選擇線RCSL3或RCSL4之活 化’將對應之位元線之一方（BL4)和讀出資料匯流排RDB2 之間在電氣上連接。 因而’藉著利用資料讀出電路5 5令讀出電流通往讀出 用資料匯流排RDB1、RDB2，檢測讀出用資料匯流排RDB1、 RDB2之電流·電壓，執行自選擇記憶體單元之資料讀出。 實施例7之變形例 參照圖2 0，在實施例7之變形例之構造，和圖1 9所示

2075-5330-PF(Nl);Ahddub.ptd 第 54 頁 200301480 五、發明說明（51) 之構造相比，在和位元線B L之中間節點N m對應的將讀出資 料匯流排RDB1、RDB2配置於位元線BL之中央部上不同。其 他部分之構造因和圖1 9 一樣，不重複詳細說明。 藉著採用這種構造，和圖1 9所示之構造相比，縮短在 讀出電流路徑之位元線長度，可減少位元線部分之電阻。 因此，除了實施例7之構造之效果以外’退可提局資料言買 出速度及資料讀出邊限。

2075-5330-PF(Nl),Ahddub.ptd 第55頁 200301480 圖式簡單說明 圖1係表示本發明之實施例之MARA組件之整體構造之 概略方塊圖。 圖2係說明實施例1之記憶體陣列之構造之電路圖。 圖3係用以說明圖2所示之電流回授用配線之配置之構 造圖。 圖4係表示圖2所示之資料寫入電路之構造之電路圖。 圖5係說明實施例1之變形例之記憶體陣列之構造之電 路圖。 圖6係表示實施例2之記憶體陣列之構造之電路圖。

圖7係說明實施例3之位元線之配置之概念圖。 圖8係表示實施例3之變形例之位元線之配置之概念 圖。 圖9係表示實施例4之記憶體陣列之構造之電路圖。 圖1 0係表示實施例4之變形例1之記憶體陣列之構造之 電路圖。 圖1 1係表示實施例4之變形例2之記憶體陣列之構造之 電路圖。 圖1 2係說明對實施例5之寫用字元線之資料寫入電流 之供給之電路圖。

圖1 3係表示圖2所示之電流供給電路之構造之電路 圖。 圖1 4係表示實施例5之變形例1之記憶體陣列之構造之 電路圖。 圖1 5係說明實施例5之變形例2之驅動開關之配置之概

2075-5330-PF(Nl);Ahddub.ptd 第56頁 200301480 圖式簡單說明 念圖。 圖1 6係表示實施例6之記憶體陣列之周邊構造之電路 圖。 圖1 7係表示實施例6之變形例之記憶體陣列之周邊構 造之第一電路圖。 圖1 8係表示實施例6之變形例之記憶體陣列之周邊構 造之第二電路圖。 圖1 9係表示實施例7之記憶體陣列之周邊構造之電路 圖。 圖2 0係表示實施例7之變形例之記憶體陣列之周邊構 造之電路圖。 圖2 1係表示MTJ記憶體單元之構造之概略圖。 圖2 2係說明自MT J記憶體單元之資料讀出動作之概念 圖。 圖23係說明對於MTJ記憶體單元之資料寫入動作之概 念圖。 圖24係說明在對於MTJ記憶體單元之寫入資料時之資 料寫入電流和隧道磁阻元件之磁化方向之關係之概念圖。 元件符號說明 1 MARA組件、 10 記憶體陣列、 20 列解碼器、 25 行解碼器、 30 字元線驅動器、 51 資料寫入電路、 BL 、/BL 位元線、 ADD 位址信號、

2075-5330-PF(Nl),Ahddub.ptd 第57頁 200301480 圖式簡單說明 ATR 存取用電晶體、 CB 行區塊、 CSG 各行選擇用閘、 DIN 寫入資料、

Mba、MBb 記憶區塊、 RCSL 讀用行選擇線、 RL 各電流回授用配線 TMR 隧道磁阻元件、 WCSL 寫用行選擇線、 WWL 寫用字元線、 CGa、CGb 行控制用閘 C A 行位址、 CSG 行選擇用閘、 CSL 行選擇線、 GND 接地電壓、 MC MT J記憶體單元、 RDSG 讀出選擇用閘極、 、RWL 讀用字元線、

Vcc 電源電壓、 /WDB 反相資料匯流排、 I p、± I w 資料寫入電流、 極、 SPLa、SPLb 電流供給配線、 3 1、3 1 a、3 1 b 電流供給電路、

Ml、M2、M3、M4 金屬配線層、 WCSLe、WCSLo 寫用行副選擇線、 DBP、DBPa、DBPb 資料匯流排對、 BDVa、BDVb、BDVm 位元線驅動器、 WCSG、WCSGe、WCSGo 寫用行選擇閘極、 CDGa、CDGb、WDG、RDGa、RDGb、RDG、RGG 驅動開

DBo 、 DBe 、 DBr 、 DB1 、 DB 、 DBa 、 DBb 、 /DB 、 /DBa 、 /DBb 資料匯流排。

m i

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Claims (1)

1. 200301480 六、申請專利範圍 1. 一種薄膜磁性體記憶裝置，包括： 複數記憶體單元，配置成行列狀，各自記憶響應第一 及第二資料寫入磁場之施加所寫入之資料； 複數寫用字元線，各自和複數記憶體單元列對應的設 置，在選擇列使令產生該第一資料寫入磁場之第一資料寫 入電流向既定方向流動； 複數第一位元線，各自和複數記憶體單元行對應的設 置；以及 資料寫入電路，在選擇行，在對應之第一位元線之中 和選擇記憶體單元對應之部分，使令產生該第二資料寫入 磁場之第二資料寫入電流向按照寫入資料之方向流動； 該資料寫入電路包括複數位元線驅動部，在該複數記 憶體單元行之各行，各自和對應之第一位元線上之相當於 一端側之第一節點、相當於另一端側之第二節點以及至少 一個中間節點對應的設置； 在該選擇行，該複數位元線驅動部之中之位於和該選 擇記憶體單元對應之該部分之兩端之2個將該第一位元線 上之對應之節點設為第一及第二電壓之按照寫入資料之各 一方0 2. 如申請專利範圍第1項之薄膜磁性體記憶裝置，其 中，還包括： 第一及第二資料線，各自和該第一位元線之該一端側 及該另一端側對應的配置；及 反相資料線，在資料寫入時，用以傳達和該第一及第

   2075-5330-PF(Nl),Ahddub.ptd 第59頁 200301480 六、申請專利範圍 二資料線互補之資料； 該資料寫入電路在該資料寫入時按照該寫入資料，將 該第一及第二資料線之一方設為該第一及第二電壓之一 方，而且將該反相資料線設為該第一及第二電壓之另一 方； 該複數位元線驅動部各自具有： 第一及第二驅動開關，各自設於該對應之第一位元線 上之第一及第二節點和該第一及第二資料線之間；及 第三驅動開關，設於該對應之第一位元線上之一個該 中間節點和該反相資料線之間； 在該資料寫入時，在該選擇行，該第一及第二驅動開 關之一方和該第三驅動開關變成導通。 3.如申請專利範圍第1項之薄膜磁性體記憶裝置，其 中，包括： 複數第二位元線，各自和複數記憶體單元行對應的設 置，和各自對應之該第一位元線形成互補位元線對；及 第一和第二資料線對，各自和該第一位元線之兩端對 應的配置； 該第一和第二資料線對各自包括2條資料線，在該資 料寫入時用以傳達彼此互補之2條資料； 該資料寫入電路在該資料寫入時按照該寫入資料，將 構成該第一及第二資料線對之一方之該2條資料線各自設 為該第一和第二電壓之一方及另一方； 該複數位元線驅動部各自具有：

   2075-5330-PF(Nl);Ahddub.ptd 第60頁 200301480 六、申請專利範圍 第一驅動開關，設於該對應之第一及第二位元線上之 第一節點和該第一資料線對之間； 第二驅動開關，設於該對應之第一及第二位元線上之 第二節點和該第二資料線對之間；以及 第三驅動開關，設於該對應之第一位元線上之一個該 中間節點和該對應之第二位元線上之一個中間節點之間； 在該資料寫入時，在該選擇行，該第一及第二驅動開 關之一方和該第三驅動開關變成導通。 4. 如申請專利範圍第3項之薄膜磁性體記憶裝置，其 中，在該資料寫入時，在該選擇行，該第一及第二開關按 照該選擇記憶體單元和該中間節點之位置關係選擇性的變 成導通。 5. 如申請專利範圍第1項之薄膜磁性體記憶裝置，其 中，各該記憶體單元包括： 磁阻元件，其電阻按照該所寫入之資料變化；及 存取用元件，在既定電壓及對應之該第一位元線之間 和該磁阻元件串接； 在資料讀出時，該存取用元件至少在選擇記憶體單元 變成導通； 該薄膜磁性體記憶裝置還包括： 讀出用資料線，沿著和該複數第一位元線交叉之方 向，和該至少一個之中間節點之中之一個中間節點對應的 配置；及 讀出用選擇閘，各自和該複數第一位元線對應的設

   2075-5330-PF(Nl);Ahddub.ptd 第61頁 200301480 六、申請專利範圍 置，各自在資料讀出時用以選擇性的連接對應之該第一位 元線上之該一個中間節點和該讀出用資料線之間。 6. 如申請專利範圍第5項之薄膜磁性體記憶裝置，其 中，該一個中間節點位於該複數第一位元線之各位元線之 約中央部。 7. 如申請專利範圍第1項之薄膜磁性體記憶裝置，其 中，該複數位元線驅動部各自包括： 第一驅動器電晶體，設於該第一位元線上之對應之節 點和該第一電壓之間，利用該資料寫入電路控制開閉；及 第二驅動器電晶體，設於該第一位元線上之對應之節 點和該第二電壓之間，利用該資料寫入電路控制開閉。 8. —種薄膜磁性體記憶裝置，包括： 複數記憶體單元，配置成行列狀，各自記憶響應第一 及第二資料寫入磁場之施加所寫入之資料； 複數寫用字元線，各自和複數記憶體單元列對應的設 置，在選擇列使令產生該第一資料寫入磁場之該第一資料 寫入電流向既定方向流動； 複數位元線，各自和複數記憶體單元行對應的設置， 在選擇行使令產生該第二資料寫入磁場之該第二資料寫入 電流向按照寫入資料之方向流動；以及 寫用字元線驅動電路，在該選擇列，在對應之該寫用 字元線之至少一部分，使該第一資料寫入電流流動； 該寫用字元線驅動電路在該選擇列，將該對應之寫用 字元線上之相當於一端側之第一節點、相當於另一端側之

   2075-5330-PF(Nl),Ahddub.ptd 第62頁 200301480 六、申請專利範圍 第二節點以及至少一個之中間節點之中之位於和選擇記憶 體單元對應之部分之兩側之2個節點設為第一及第二電壓 之各一方。 9.如申請專利範圍第8項之薄膜磁性體記憶裝置，其 中，該寫用字元線驅動電路包括第一個至第Μ個（Μ : 3以上 之整數）為止之Μ個驅動開關，設於各該記憶體單元列，各 自和對應之寫用字元線上之該第一節點、該至少一個之中 間節點以及第二節點對應的朝自該一端側往該另一端側之 方向依次配置； 在各該記憶體單元列，第奇數個驅動開關各自設於該 第一及第二電壓之一方和對應之節點之間，第偶數個驅動 開關各自設於該第一及第二電壓之另一方和對應之節點之 間； 該Μ個驅動開關之中之位於和該選擇記憶體單元對應 之該部分之兩端之2個驅動開關變成導通。 1 0.如申請專利範圍第9項之薄膜磁性體記憶裝置，其 中，在奇數列，該第奇數個驅動開關各自設於該第一及第 二電壓之一方和該對應之節點之間； 在偶數列，第偶數個驅動開關各自設於該第一及第二 電壓之另一方和該對應之節點之間。 11. 一種薄膜磁性體記憶裝置，包括： 複數記憶體單元，配置成行列狀，各自記憶響應第一 及第二資料寫入磁場之施加所寫入之資料； 複數寫用字元線，各自和複數記憶體單元列對應的設

   2075-5330-PF(Nl);Ahddub.ptd 第63頁 200301480 六、申請專利範圍 置，在選擇列使令產生該第一資料寫入磁場之該第一資料 寫入電流向既定方向流動； 複數位元線，各自和複數記憶體單元行對應的設置， 在選擇行使令產生該第二資料寫入磁場之該第二資料寫入 電流向按照寫入資料之方向流動；以及 寫用字元線驅動電路，在該選擇列，在對應之該寫用 字元線之至少一部分，使該第一資料寫入電流流動； 各該寫用字元線在中間節點和第一電壓連接； 該寫用字元線驅動電路包括第一及第二驅動開關，在 該複數記憶體單元列各自和對應之寫用字元線上之相當於 一端側之第一節點及相當於另一端側之第二節點對應的設 置； 在該選擇列，該第一及第二驅動開關之中之按照選擇 記憶體單元和該中間節點之位置關係所選擇之一方將對應 之節點和第二電壓連接。 1 2. —種薄膜磁性體記憶裝置，包括： 複數記憶體單元，各自在按照所施加之資料寫入磁場 之方向磁化後記憶資料； 複數位元線，各自和該複數記憶體單元之既定區分對 應的設置；以及 資料寫入電路，對於該複數位元線之中之至少一條， 朝按照寫入資料之方向供給令產生該資料寫入磁場之資料 寫入電流； 該資料寫入電路包括複數第一驅動電路，各自和該複

   2075-5330-PF(Nl);Ahddub.ptd 第64頁 200301480 六、申請專利範圍 數位元線對應的設置，各自驅動對應之位元線之一端側之 電壓； 該複數位元線分割成複數組； 該複數組各自具有X條（X : 2以上之整數）該位元線， 各自之另一端側經由短路節點在電氣上連接； 該資料寫入電路還包括複數第二驅動電路，各自和該 複數組對應的設置，各自驅動對應之該短路節點之電壓； 該複數第一驅動電路之中之和選擇記憶體單元對應之 至少一個按照該寫入資料以第一及第二電壓之一方驅動該 對應之一端側； 該複數第二驅動電路之中之和該選擇記憶體單元對應 之至少一個按照該寫入資料以第一及第二電壓之另一方驅 動該對應之短路節點。 1 3.如申請專利範圍第1 2項之薄膜磁性體記憶裝置， 其中，各該記憶體單元包括： 磁阻元件，其電阻按照磁化方向變化；及 存取用元件，在既定電壓及對應之位元線之間和該磁 阻元件串接； 在資料讀出時，該存取用元件至少在選擇記憶體單元 變成導通； 該薄膜磁性體記憶裝置還包括： 讀出用資料線，沿著和該複數位元線交叉之方向，和 該複數位元線之該另一端側對應的配置；及 讀出用選擇閘，各自和該複數組對應的設置，各自在

   2075-5330-PF(Nl);Ahddub.ptd 第65頁 200301480 六、申請專利範圍 該資料讀出時用以選擇性的連接對應之該短路節點和該讀 出用資料線之間。 1 4. 一種薄膜磁性體記憶裝置，包括： 複數記憶體單元，各自在按照所施加之資料寫入磁場 之方向磁化而記憶貧料， 複數位元線，各自和該複數記憶體單元之既定區分對 應的設置；以及 資料寫入電路，對於該複數位元線之中之至少一條， 朝按照寫入資料之方向供給令產生該資料寫入磁場之資料 寫入電流； 該複數位元線分割成複數組； 該複數組各自具有中間點之間在電氣上連接之2條該 位元線； 該資料寫入電路包括： 複數第一驅動電路，各自和該複數位元線對應的設 置，各自驅動對應之位元線之一端側之電壓；及 複數第二驅動電路，各自和該複數位元線對應的設 置，各自驅動對應之位元線之另一端側之電壓； 在該複數組之中之包括選擇記憶體單元之至少一個， 對應之2個該第一驅動電路及對應之2個該第二驅動電路之 一方按照該寫入資料將對應之2條位元線之該一端側及該 另一端側之一方各自驅動為第一及第二電壓之各一方。 1 5.如申請專利範圍第1 4項之薄膜磁性體記憶裝置， 其中，各該記憶體單元包括：

   2075-5330-PF(Nl);Ahddub.ptd 第66頁 200301480 六、申請專利範圍 磁阻元件，其電阻按照磁化方向變化；及 存取用元件，在既定電壓及對應之位元線之間和該磁 阻元件牟接； 在資料讀出時，該存取用元件至少在該選擇記憶體單 元變成導通； 該薄膜磁性體記憶裝置還包括： 讀出用資料線，沿著和該複數位元線交叉之方向，和 該複數位元線之各自之該中間點對應的配置；及 讀出用選擇閘，各自和該複數組對應的設置，各自在 該資料讀出時用以選擇性的連接對應之該中間點和該讀出 用資料線之間。

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