SU935954A1 - Вычислительное устройство дл решени дифференциальных уравнений - Google Patents

Description

I

Изобретение относитс  к вычислительной технике и может быть применено цл  решени  систем цифференциальных уравнений .

Известно устройство, решающее дифференциальные уравнени , представл ющие собой интегрирующее устройство и предназначенное цл  решени  цифференциаль- ных уравнений, заданных в форме Шеннона 1.

Недостатком этого решени   вл етс  невозможность использовани  достаточно точных самоначинающихс  методов численного интегрировани , что обуславливает низкое быстродействие, особенно на начальном участке.

Наиболее близким техническим решением к изобретению  вл етс  устройство, содержащее регистры приращений, первый регистр остатка, выходы которого поцвеаены ко входам первого сумматора, соединенного со входами блока выаелани  цифры, второй сумматор, св занный со вхоаами второго блока выделени  цифры,

В котором шаг интегрировани  выполн . етс  за врем  авух сложений и одного умножени .

Однако это устройство не обладает недостаточным быстродействием.

Целью предлагаемого изобретени   вл етс  повышение быстродействи .

Поставленна  цель достигаетс  тем, что в устройство, содержащее регистры приращений, два сумматора, два блока выделени  цифры и первый регистр остатка , выход которого подключен ко входу остатка первого сумматора, выход операнда которого подключен ко входу остатка первого сумматора, выход операнда которого подключен к информационному входу первого блока выделени  цифры, выход операнда второго сумматора подключен к информационному входу второго блока выцелени  цифры, введены втфой регистр остатка, реща1о(щий блок и ова коммутатора , причем выэсоды регистров приращений подключены к информационным входам коммутаторов , управл кщие входы которых соединены с выходом решающего блока, к информационному входу которого подключен выход первого блока выделени  цифры, выход первого и Выход второго коммутаторов подключены ко входам приращений первого и второго сумматоров соответственно, вхо ды операндов сумматоров подключены ко входу цифры операнда устройства, выходы первого и второго блока выделени  цифры подключены к соответствующим входам пер вого и второго сумматоров соответственно выходы остатка сумматоров подключены к входам соответствующих регистров, к тактирующему ВХОДУ устройства подключены управл ющие входы блоков выделени  цифры , регистров остатка и решающего блока а выход второго блока выделени  цифры подключен к выходу результата устройства , и тем, что блок выделени  цифры содержит регистр констант, сумматор и регистр цифры, причем выход регистра цифры соединен с вьссодом блока, управл ющий вход - с управл ющим вхЬдом блока, S информационный вход - с выходом сумматора , первый , вход которого соединен с выходом регистра констант, а второй вход подключен к информационному входу блока На фиг. 1 изображена структурна  схема устройства; на фиг. 2 - структурна  схема блока выделени  цифры. Устройство содержит регистры (Рр приращений 1, коммутаторы (Кцд) 2,1 и 2,2, сумматоры (С) остатка 3,1 и 3.2, регистры (Рр ) остатка 4,1 и 4.2, блокн (Bf,) выаеленн  цифры 5.1 и 5.2, решающий блок 6, ВХОД (Вх) 7 цифры операнда и выхоп 8 результата и тактирующий вход (Вх.) 9. Выходы гегистров приращений 1 подключены ко входам коммутаторов 2.1 и 2.2, выходы которых со сдвигом соответственно на S и U разр дов влево соеоинены со входами сум маторов 3,1 и 3.2, т.е. в коммуматоре 2.1 выхоп разр да, имеющего вес 2 , подключен. в сумматоре 3 1 ко входу разр да, нмекмцего вес 2, а в коммутаторе 2,2 вькод разр да с весом 2, поцведен ко входу разр да с весом в сумматоре 3.2. Выходы регистров 4 и блоков 5 со сдвигом на один разр д влево подведены ко входам сумматоров 3, выходы которых соединены со входами регистров 4 и блоков 5. Вход 7 со сдвигом соответственно на у и U разр дов вправо подключен ко входам сумматоров 3.1 и 3.2, где --p-eogpCi-p -H), W- i4eogp(. 5 - выраженна  в кош:чесгве циклов задержка по влени  на выходе блока 6 цифры результата с весом р относительно поступлени  на сг-о вход цифры аргумента с таким же весом, а /f | - функци  округ лени  до блин айшего большего целого. Кроме того выходы блока 5.1 подсоединены ко входам блока 6, в котором вычисл етс  права  часть, св занна .с управл ющими входами коммутаторов 2, выходна  шина 8 подключена к. выходам блока 5.2, а тактирующа  шина 9 св зана с управл ющими входами регистров 4 и блоков 5 и 6, БЛОКИ выделени  цифры 5 содержат регистры константы 10, сумматор 11 и регистр цифры 12, Входы блока 5 и выходы регистра 10 подключены ко входам сумматора 11, выходы которого подведены ко входам регистра цифры 12, управл ющий вход и вькоды которого  вл ютс  управл ющим входом и выходами блока 5, В качестве решающего блока может быть использовано любое арифметическое устройство, позвол ющее формировать разр ды результата последовательно, по мере постутгхйни  на его входы соответствующих разр дов операндов, (т.е. устройство , позвол ющее сов1С1ещать во времени процессы поразр дного ввода операндов и поразр дной выдачи результата). Устройство реализует не вный метод средней точки., . / Y (, 1) и работает в избыточной Р -ичной системе счислени ,, где цифры принимают значени  из множества |R,.2,...,Ra5,R2. исходном состо нии (цепи установки исходного состо ни  не похас-аны) в регистрах приращений 1 записаны коды: R()ti,....R2,()ii|2,...,RifiK; в регистрах константы 10 записаны кодыР йл , а в регистрах 4 и 12 й , а в регистр записаны нули. В каждом I-ом цикле вычислени  на входную шину 7 поступает цифра операнХ , имеюща  вес , где ум количест о разр дов, после которых фиксируетс  зап та , и складываетс  в соответствующих разр дах сумматоров 3 с поступающими также на них кодами с выходов регистров 4, блоков 5 и коммутаторов 2. Причем цифра , поступающа  с выхода блока 6 управл ет коммутаторами 2 таким образом, что ко входам сумматора 3.1 подключаютс  выходы регистра I, соцержащего код f: ll/2 a к сумматору 3.2 - penicrp I, соцержащий коц - . . При этом с вызсоца блока 5.2 на выходную шину 8 поступает значение цифры результата имеющей вес Каждый цикл занимаетс  сигналом в тактирующей шине 9, по которому коцы, сформированные на выходе сумматоров 3, занос тс  в регастры 4, коды, сформированные на выходе сумматора 11, занос5ггс  в регистр 12, а блок 6 подготавливаетс  к приему очередной цифры. Работа устройства на примере интегрировани  дифференциального уровн  Y -Y дл  двоичной системы счислени  с цифрами I, О, I, при Ч, 11010 fll, иллюстрируетс  прилагаемой таблицей, где получен результат X Ilfcooof. Предлагаемое устройство позвол ет формировать на выходе разр ды значени  искомой функции в М +1 -ой точке с вь держкой на U+1 циклов относительно ввода в устройство соответствующих разр дов функции в точке. Это позвол ет при последовательном соецинении устройств приступить к выполнению очередного шага интегрировани  не после окончани  предыдущего шага, а непосредственно после получени  первых разр дов результате этого шага. Таким образом, пршессы интегрировани  на И-ом, И + 1 -ом,гУ1+2 -ом,.., шагах при использовании предлагаемых устройств могут быть совмещены во времени , и врем  выполнени  М шагов составл ет: T-KW+O - -O S где У1 - разр дность представлени  функдни; -fcti - врем  суммировани , а среднее врем  выполнени  одного шага интегриро вани  при достаточно бобьшом количестве шагов М практически не зависит от разр дности функций и стремитс  к (0+1). (Дл  примера из это врем  равно четырем тактам сложени ).В известном устройстве процесс интегрирова1га  на данном шаге не может быть ct мещен с процессом интегрировани  на последук иих шагах; а каждый шаг интегрировани  выполн етс  за врем  двух сложений и одного умножени , т.е. врем  интегрировани  в известном устройстве возрастает с увеличением разр дности и превосходит среднее врем  выполнени  шага в предлагаемом, устройстве. Если учесть, что в известном устройстве (реализующем ффмуду интегрировани  первого пор дка) дл  получени  той же то шости, что и в предлагаемом (где реализована формула второго пор дка) требуетс  значительно уменьшить величину шага интегрировани , (а при этом во столько же раз увеличиваетс  врем  вычислени ) то вполне очевидно , что цель изобретени  с помощью предлагаемого технического реше1га  досстигаетс . Предлагаемое устройство позвол ет не только уменьшать врем  вычислени  (за счет совмещени  во емени операций, относ щихс  как к одному, так и разным щагам интегрировани ), но и сохранить обьем вычислений по сравнению с устройствами реалиаук цими $1вныв методы интегрировани . В предлагаемом устройстве на каждом шаге интегрировани  вычисл етс  только одно значение правой части, тогда как в известном устройстве при реализации метода Рунге-Кутта же пор дка на каждом шаге интегрировани  правую часть необходимо вычисл ть два раза.

1593595416

Получаем резульгаг Vu4. ЮОЮЮ 1 входу цифры операицов усгройсгва, выходы

Claims (2)

1. Вычислительное ycipoftcrBo дл  ре- 5 венно, выходы остатка сумматоров подклгошенй  Дифференциальных уравнений, содер- чены к входам соответствующих регистжащее регистры приращений, два сумматора , два бл(жа Выделени  цифры и первый регистр остатка, вькод которого подключен к входу Ьстатка первого сумматора, . Ёыход операнда которого подключен к информационному входу первого блока выделени  1гаФр1, выход операнда второго сумматора подключен к информационному входу второго блока выделени  цифры, о т личающеес  тем, что, с целью повышени  быстродействи , в него введены решающий блок, два коммутатора и второй регистр остатка вАдеод которого соединен с входом . остатка второго сумматора, причем выходы регистров приращений подключо ы к информационным вхрцам коммутаторов , управл ющие входы которых соединены с выходом решающего блока, к ин формационному входу которого подключен выХод первого блока выделени  цифры, выход первого и вбссод второго коммутатфов подключены к входам гфиращений первого и второго сумматоров соответстбенно, входы операндов сумматоров подключены к

первого и вгорого блоков выделени  цифры подключены к соогвегствуюшим вхоцам первого и второго сумматоров соогветст- ров, к такгируюацему входу устройства подключены управл ющие входы блоков вы влени  цифры, регистров остатка и решакацего блока, а выход второго блока выделени  цифры подключен к выходу результата устройства. 2. Устройство по п. I, отличающеес  тем, что блок выделени  цифры содержит регистр констант, сумматор и регистр цифры, причем выход регистра цифры соединен с выходом блока, управл ющий вход - с управл ющим входом блока, -.а информационный вход - с выходом сумматора, первый входКоторого соединен с выходом регистра констант, а второй вход подключен к информационному входу блока, Источники информации, прин т е во внимание при жспертизе 1.Авгооское свидетельство СССР N 637833, кл. G 06 Jl/02, 1975,

2.Авторское свидетельство СССР / 568060, Кл. G Об J 1/02, 1974 ( прототип.