SU924703A1 - Устройство дл вычислени квадратного корн - Google Patents

Description

Изобретение относитс  к вычислительной технике и быть использовано дл  аппаратной реализации операции вычислени  квадратного корн  в универсальных и специализированных вычислител х.

Известно устройство дл  извлечени  квадратного корн , содержащее генератор импульсов, элементы И, счетчик , сумматор накапливающего типа. Извлечение квадратного корн  в нем осуществл етс  путем подсчета суммы членов р да последовательных нечётных чисел 1.

Основным недостатком известного устрюйства  вл етс  его низкое быстродействие , определ емое числом циклов вычислени , завис щим от диапазона чисел.

Наиболее близким по технической сущности к предлагаемому  вл етс  устройство дл  вычислёнй  квсодратного корн , содержащее входной и выходной регистры, блок управлени  блок возведени  в квадрат, схему сравнени , блок подбора цифр 2,

ГТедостатком известного устройства  вл етс  его низкое быстродействие, вызванное во-первых, формированием в каждом такте только одной цифры результата , во-вторых, необходимостью в каждом такте возводить в квадрат числа, разр дность которых равна разр дности подкоренного выражени .

Врем  вычислени  квадратного корн  в известном устройстве примерно равно

Т ,

где п - разр дность подкоренного выражени ;.

10

- врем  возведени  в квадрат п-разр дных чисел.

Целью изобретени  - повышение быстродействи  устройства.

Поставленна  цель достигаетс 

15 тем, что в устройство дл  вычислени  квадратного корн , содержащее входной и выходной регистры, блок подбора цифр результата, б.г1ок управлени , введены формирователь сомножител ,

20 блок умножени , вычитатель и шифратор , а блок подбора цифр результата содержит регистр адреса, регистры верхнего и нижнего значенийf блок пам ти и коммутатор, причём вход

Claims (2)

1. 25 блока пам ти соединен с выходом регис тра адреса, выходы блока пам ти соединен с первыми входами регистров верхнего и нижнего значоТгий, выходы которых подключены к соответ30 ствующим входам коммутатора, выход которого соединен с входами регистра адреса, выходного регистра и с первыми входами формировател  сомножител  и блока умножени , вторые вхо ды которых подключены соответственно к выходу сдвига выходного регистр и выходу формировател  сомножител  первый и второй входы шифратора соединены с выходами старших разр дов соответственно входного и выходного регистров, а выход шифратора подключей к второму входу регистра нижнего значени , выход блока умножени  соединен с входом вычитаемого вычитател , вход уменьшаемого которого подключен к выходу входного регистра а выход - к входу сдвига входного регистра и к первому входу блока управлени , второй и третий входы кото рого соединены с выходами младших разр дов регистров нижнего и верхнего значений соответственно/ выходы блока управлени , с первого по седьмой , подключены к управл ющим входам входного и выходного регистров, формировател  сомножител , регистров адреса, нижнего и верхнего значений коммутатора соответственно. Блок управлени  содержит две матрицы пам ти, линию задержки, регистр дешифратор адреса микрокоманд, генератор тактовых сигналов, дешифратор условий, элементы ИЛИ-НЕ, ИСК:ЮЧАЮЩЕЕ ИЛИ, триггер, регистр сдвига, причем выход генератора тактов ых сигналов подключен к первому входу дешифратора адреса микрокоманд , выход которого соединен с первыми входами первой и второй матриц пам ти и с первым входом дешифратора условий, второй,и третий входы которого соединены с выходами элементов ИЛИ-НЕ и ИСКЛЮЧАЮЩЕЕ ИЛИ соответственно, вы ход дешифратора условий соединен с вторым входом второй матрицы пам ти, выход которой через линию задержки подключен к входу регистра, выход которого соединен со входом дешифратора адреса микрокоманд, входы элемента ИЛИ-НЕ  вл ютс  первым входом блока управлени , входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ ЯВЛЯЮТСЯ соответственно вторым и третьим входами блока управлени , четвертый вход дешифрато ра условий соединен с выходом младшего разр да регистра сдвига, выход котброго соединен с вторым и третьим выходами блока управлени , первый, второй, четвертый, п тый и шестой выходы первой матрицы пам ти  вл ютс соответственно первым, вторьп, четвертым , п тым и шестым выходами блока управлени , седьмой выход которог соединен с выходом триггера, инверсный вход крторргр подключен к первому входу элемента ИЛИ-НЕ, входы ре гистра сдвига и триггера соединены с третьим и ceдьмы выходами первой матрицы пам ти соответственно. На фиг. 1 приведена структурна  схема устройства дл  вычислени  квадратного корн ; на фиг. 2 - функциональна  схема блока пам ти и шифратора; на фиг. 3 - диаграмма осуществлени  подбора четырех цифр результата; на фиг. 4 - функциональна  схема формировател  сомножител ; на фиг.5 функциональна  схема блока умножени ; на фиг. 6 - функциональна  схема блока управлени ; на фиг. 1 - граф-схема алгоритма (ГСА) работы предлагаемого устройства. Устройство дл  вычислени  квадратного корн  (фиг. 1) содержит входной 1 и выходной 2 регистры, блок 3 управлени , блок 4 пам ти, регистр 5 адреса, регистры нижнего 6 и верхнего 7 значений, коммутатор 8, блоки 4-8 объединены в блок подбора цифр результата, шифратор 9, формирователь 10 сомножител , блокИ умножени , вычитатель 12, выходы 13 и 14 старших разр дов регистров 1 и 2 соответственно , выход и вход сдвига 15 и 16 регистров 2 и 1 соответственно , выходы 17 и 18 младших разр дов регистров б и 1 соответственно, выходы 19-25 блока 3 управлени . Блок 4 пам ти и шифратор 9 (фиг.2) содержат элементы пам ти, включающие дешифратор 26 адреса и матрицу 27 запоминающих элементов. Формирователь сомножител  10 (фиг. 4) содержит группы элементов И 28 и группу элементов ИЛИ 29. Блок 11 умножени  (фиг. 5) содержит сумматоры 30, первый и второй входы которого 31 и 32, управл ющий вход 33, а выход младшего разр да .34. Блок 3 управлени  (фиг. б) содержит первую 35 и вторую 36 матрицу пам ти, линии 37 задержки, регистр 38, дешифратор 39 адреса микрокоманд , генератор 40 тактовых сигналов , дешифратор 41 условий, элемент ИЛИ-НЕ 42, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 43, триггер 44 регистр 45 сдвига. ГСА (фиг. 7) содержит вершины 46-54. На ГСА информаци  на выходах комбинационных узлов обозначена буквой А с соответствующей позицией, присвоенной комбинационному узлу. В предлагаемом устройстве дл  вычислени  квадратного корн  входной 1 и выходной 2 регистры, регистр 5 адреса и регистры б и 7 могут быть реализованы на D-триггерах. Предполагаетс , что блок 4 пам ти, KOMMVтатор 8, шифратор 9, формирователь 10, блок 11 умножени  и вычитатель 12 реализованы в виде комбинационных схем, В этом случае синтез блока 4 пам ти и шифратора 9-может быть произведен известныгли методами по соот-. ветствующим таблицам истинности. Блок 4 пам ти и шифратор 9 могут быть также реализованы на элементах пам ти, имеющих дешифратор адреса. При этом сокращаетс  количество оборудовани  и обеспечиваетс  регул рность их структур. Элемент пам ти (фиг. 2) содержит дешифратор 26 адреса и матрицу 27 .запоминающих элементов, причем выход дешифратора 26 адреса соединен со входом матрицы 27 запоминающих элементов ,выход которой  вл етс  входом элемента пам ти, вход которого есть вход дешифратора 26 адреса. Коммутатор 8 содержит в каждом разр де два элемента И, выходы которых соединены со входами элемента ИЛИ. . Блок 4 пам ти, регистр 5 адреса регистры нижнег® 6 и верхнего 7 значений и коммутатор 8 предназначены дл  осуществлени  подбора К цифр ре зультата (К принимает целочисленные значени  в пределах 3 К ,п разр дность подкоренного выражени ) Регистры 5 - 7 имеют К разр дов, а блок 4 пам ти содержит 2К(2 - 1) запоминающих элементов. Диаграмма, изображенна  на фиг. 3 иллюстрирует последовательность осуществлени  подбора четырех цифр результата . В вершине диаграммы находитс  величина (при К 4 она равна 8). Значени  двух последующих величин, формируемых из предыдущей, отличаютс  от нее на t 2 , где i - номер уровн  расположени  последующих величин (1 i К). Вершина диаграммы соответствует первому уровню. Значение предыдущей величины помещаетс  в регист р 5 адреса, которое определ ет адрес обращени  и по которому из блока 4 пам ти в регистр нижнего значени  6 считываетс  последукнда  величина, меньша  пpeдьадyщe а в регистр верхнего значени  7 последующа  величина, больша  предыдущей . Нужное значение выбираетс  блоком 3 управлени  через коммутатор 8 из регистра б или регистра 7. С помощью шифратора 9 формируетс  начальное приближенное значение (xi очередных К цифр результата на осно-вании содержимого старших разр дов входного регистра 1 (d)и выходного регистра 2 (х). Дл  этого стро тс  таблицы значений х гплг и х д при всех возможных комбинаци х значений d и X . По диаграмме осуществлени подбора К цифр результата фиг. 3) определ етс  приближенное значение х так, чтобы его уточнением можно было бы получить все значени  х в диапазоне от х до х д . Например , пусть К 4, X mA Ю, х ц 14, Тогда, чтобы получить все зна чени  в диапазоне от 10 до 14, необ ходимо по диаграмме на фиг. 3 прин  риближенное значение х 12.Веичины X „,,.„ и X д определ ютс , сход  из представлени  подкорен- . ого выражени  D в виде D , (р х. ) то эквивалентно М 1-1 D , S (2 S X,- + х,)х- , 1Г-1 де х- - величина К цифр результата, определенных в i-ом такте п учетом их весовой позиции - количество тактов, необходимых дл  определени  п цифр результата. Дл  определенности принимаем, то величина подкоренного выражени  вл етс  нормализованным числом: D 1. После окончани  i-го. такта ормируетс  остаток d /D-( с Х Г) то эквивалентно i , ,,,,. I -Vtii il / . ° -KtiM) iFvvX 1P(,4)(. Предположим, что первый вход шифратора 9 соединен с (К + 1) старшими разр дами входного регистра 1, а второй вход шифратора 9 соединен с К старшими разр дами выходного регистра 2. С учетом этого неравенство {) преобразуетс  в эквивалентное; - 2(х + 2-м Покажем, что при i 1 Xmin Дл  этого запишем ле 2 (X -ь 2-) вую часть неравенства в виде; l{va-4 , , откуда следует, что ве .1 точно равна х,- + 1 личина или меньше его. Поэтому принимаем . d 2(х + 2- ) Из неравенства (2) при 1 1 следует , что d ч- 2 tnO 1 2х, ,. V3 , X При i 1 имеем: х, Yd + 21 С учетом весовых позиций величин х- и d и обеспечени  значени  величины х в пределах О х - 2 , что определ ет сомножитель 2, формулы соединен с выходом коммутатора 8, а второй вход группы элементов И 28 с выходом 21 блока 3 управлени  и  вл етс  управл ющим входом формировател  10, а выход каждой группы эле ментов И 28 соединен с первым входом группы элементов ИЛИ 29 с учетом их весовой позиции, второй вход группы элементов 29 цепью сдвига 15 соединен с выходом выходного регистра 2 а выход группы элементов ИЛИ 29 вл етс  выходом формировател  10 С помощью последнего в 1-ом такте формируетс  значение (2Сх |+ х), равное удвоенному содержимому регист ра 2 (111х-) поступающему на второй вход группы элементов ИЛИ 29, увеличенное на величину (х-), поступающую с выхода коммутатора 8 с учетом весовой позиции t руппы из К цифр результата, которые определ ютс  в данном такте, путем выдачи блоков 3 соответствующего управл ющего сигнал на второй вход нужной группы элементов И 28. Блок 11 умножени  может быть peaлизован по матричному принципу, как это показано на фиг. 5. Он содержит К (п + 1) разр дных комбинационных сумматоров 30, сдвинутых друг относительно друга на один разр д, пер-. вый вход 31 каждого из которых соеди нен с выходом формировател  10, а второй вх,од 32 всех сумматоров, кром первого, - с выходом значений п стар ших разр дов предыдущего сумматора 30(дл  первого сумматора 30 на его вход 32 подаетс  нуль), управл ющий вход 33 каждого,сумматора 30 соединен с соответствующим разр дом, поступающим на первый вход блока 11 умножени  с выхода коммутатора 8, выход последнего сумматора 30, а также выходы 34 младшего разр да всех остальных сумматоров 30  вл ютс  выходом блока 11 умножени , в котором ре ашизован способ умножени  с младших разр дов. Если значение на управл ющем входе 33 сумматора 30 единица, т на вход сумматора 30 передаетс  число , поступающее на его первый вход 31, если нуль, то передаютс  нули. С помощью блока 11 умножени  формируетс  произведение ,. . Блок 3 управлени  может быть реализован по микропрограммному принципу по схеме Уилкса с запоминающим устройством микрокоманд в виде двух запоминающих элементов 27, как это показано на фиг. 6. Перва  35 и втора  36 матрицы пам ти представл ют собой посто нные запоминающие устройства (ПЗУ), выбор ка из которых осуществл етс  путем возбуждени  соответствующей шины. Перва  матрица 35 представл ет собой накопитель определенных наборов управл ющих сигналов. Выборка необходимого набора управл ющих сигналов осуществл етс  путем возбуждени  соответствующей шины матрицы 35 сигналами с выходов дешифратора адреса микрокоманд 39. Образующиес  на выходах матрицы 35 сигналы, как сигналы микроопераций поступают в необходимые узлы устройства. Блок 3 управлени  формирует четыре микрокоманды, соответствующие вершинам 47, 51, 52 и 53 ГСА. Втора  матрица 36 предназначена дл  управлени  последовательностьго выполнени  микрокоманд. Выборка необходимого адреса следующей микрокоманды производитс  путем возбуждени  соответствующей шины-матрицы 36 сигналами с выхода дешифратора 39 при выполнении тех микрокоманд, посла которых не провер ютс  услови  перехода, и сигналами с выхода дешифратора 41 условий при выполнении тех микрокоманд, после которых име-ютс  услови  перехода. Так, после выполнени  микрокоманд, соответствующих вершинам 52 и 53 ГСА, условий перехода нет, а после выполнени  микрокоманд , соответствующих вершинам 47 и 51 ГСА, производитс  проверка условий перехода.Сигналы дешифратора 41 возбуждают одну из трех шин матрицы 36,соответствующую переходу к выполнению одной из микрокоманд, действи  в которых указаны вершинами 51 53 ГСА. Эти сигналы формируютс  в соответствии со следующими логическими выражени ми: )) где В5 , Bjij и В5Э сигналы на выходе дешифратора 41 дл  формировани  перехода к вершинам 51, 52 и 53 ГСА соответственно; Y 48 услови  перехода , соответствующие вершинам 48, 49 и 50 ГСА, сформированные при выполнении текущей микрокоманды. Условие , соответствующее вершине 48 ГСА и указывающее, что обнаружен нулевой результат вычитани , формируетс  элементом ИЛИ-НЕ 42. Условие, соответствующее вершине 49 ГСА и указывающее , что значени  в младших разр дах регистров 6 и 7 отличаютс , формируетс  элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 43. Дл  управлени  выходным регистром 2, формирователем 10 и в качестве счетчика тактов используетс - разр дный регистр 45 сдвига. В каждом такте работы устройства в сдвигающем регистре 45 производитс  поразр дное продвижение логической ед ницы. Это позвол ет управл ть соответствующей группой элементов И 28 формировател  10 и производить запись информации в нужные К разр до регистра 2 (момент записи в регистр 2 определ етс  сигналом с -соответст вующего выхода 20). Так как значе ние логической единицы по витс  в младшем разр де сдвигающего регист ра 45 только в последнем.такте, то состо ние этого разр да и будет определ ть последний-такт (вершина 50 ГСА). Генератор тактовых сигналов пред назначав дл  задани  определенной частоты выборки наборов управл ющих сигналов при посто нной длительности тактов. Импульсы с его выхода по тупают на дешифратор 39 и в зависимости от кода адреса микрокоманды, наход щегос  в регистре 38, возбуждают необходимые шины матриц 35 и 36. Так как код в регистре 38 должен измен тьс  только после заверше ни  всех процессов, св занных с вы полнением текущей микрокоманды, поэтому коды с выхода второй матрицы 36подаютс  в регистр 38 через линии 37задержки, включаемые в каждую разр дную.цепь. Дл  запоминани  зна ка результата вычитани  используетс iD-триггер 44, причем запись знака ;результата вычитани  и обнуление последнего производитс  по сигнгшам поступающим на его управл ющие входы с соответствующих выходов первой матрицы 35. При управлении регистром 6 на его управл ющий вход поступают сигналы с соответствующих выходов 23.,матри цы 35, определ ющие прием информации в регистр 6 с выходов блока 4 пам ти или шифратора 9. .При управлении регистром 7 на его управл ющий вход поступают сигналы с соответствующих выходов 24 матрицы 35, определ ющие прием информации в регистр 7 с выхода блока 4 пам ти или обнуление регистра 7. При работе блока 3 управлени  по коду адреса микрокоманды, наход щему с    регистре 38, дешифратором 39 выбираетс  одна из шин матрицы 35. При/подаче тактовых сигналов от генератора 40 формируютс  все необходимне управл ющие сигналы. Выборка адреса следующей микрокоманды из матрицы 36 производитс  дешифратором 39, если после выполн емой микрокоманды не выполн етс  условный переход . Если онвыполн етс , то по сигналу дешифратора 39 разрешаетс  анализ условий перехода с помощью дешифратора. 41 условий. После формировани  условий пере- . хода и их анализа дешифратором 41 производитс  выборка адреса следующей микрокоманды из матрицы 36. Выбранный адрес записываетс  в регистр 38 через эрем , определ емое величиной линий 37 задержки. Устройство дл  вычислени  квадратного корн  работает следующим образом . В исходном состо нии входной регистр 1 содержит подкоренное выражение , выходной регистр 2, регистры 5-7, сдвигающий регистр 45 и триггер 44 блока 3 управлени  содержат нули, в каждом такте работы устройства определ етс  К цифр результата. Дл  этого производитс  следующее. По содержимому регист ра адреса микрокоманды 38 производитс  считывание первой микрокоманды {верши за 47 ГСА) котора  помещает в регистр б нижнего значени  сформированное с помощью шифратора 9 приближенное значение очередных К цифр результата, обнул ет регистр 7 и продвигает единицу в сдвигающем регистре 45 .(в первом тйкте единицы вдвигаетс  в старший разр д сдвигающего регистра 45).Так как содержимое триггера 44, управл ющего коммутатором 8, равно нулю, то на выход коммутатЪра 8 подаетс  содержимое регистра б (х), которое также записываетс  в jierHCTp 5 адреса . Это же значение (х.), поступаюг щее на первый,вхоЬ формировател  10, совместно ;.с содержимым выходного реX )i , поступающее на втогистра .рой вход формировател  10 по цепи 15.сдвига на один разр д в сторону старших разр дов, используетс  дл  формировани  величины 1 fa X. + х С помощью блока 11 умножени  формируетс  величина .Х;(5.р,х.|4У;) X,), котора  в вычитателе 12 вычитаетс  из содержимого входного регистра 1. Далее провер ютс  услови  перехода. Если получен не нулевой результат вычитани , то будет выполн тьс  втора  микрокоманда (вершина 51 ГСА) до тех пор, пока содержимое младших разр дов 17 и 18 регистров 6 и 7 не будет Отличатьс  между собой или же не получитс  нулевой результат вычитани . Втора  микрокоманда записывает знак результата вычитани  в TpjHrrep 44 и по содержимому регистра 5 адреса из блока 4 пам ти выбирает значени  в регистры б и 7. Далее, в зависимости от состо ни  триггера 44, управлйющего коммутатором 8, на выход коммутатора поступает содержимое регистра 6 или 7. Если в триггере 44 записан нуль (знак минус), то поступает содержимое регистра б, если записана единицы (знак плюс) то поступает содержимое регистра 7. После этого величина х с выхода коммутатора 8 записываетс  в регистр 5 адреса и используетс  дл  формировани  величины .л.х,), ), ана . R логично описанному выше. Если после очередной проверки условий перехода получен не нулевой результат вычитани , но содержимое младших разр дов 17 и 18 регистров 6 и 7 отли-чаютс , что соответствует точному определению очередных К цифр результата , и этот такт не последний, то выполн етс  треть  микрокоманда (вер шина 52 ГСА), в которой значение, поступающее с выхода коммутатора 8 записываетс  в соответствующие К разр дов выходного-регистра 2, а ре зультат вычитани  с выхода вычитател  12 по цепи сдвига 16 на К разр дов в сторону старших разр дов записываетс  во входной регистр 1. Триггер 44 обнул етс , после чего осуществл етс  безусловный йереход К выполнению первой микрокоманды. Если после очередной проверки условий перехода получен нулевой результат , вычитани  .или в последнем :такте содержимое младших разр дов 17 и 18 регистров б и 7 отличаютс , что соответствует точному определению К цифр результата, то выполн ютс  действи  (вершина 53 ГСА), аналогичные выполн емым в третьей микрокоманде, но после этого процессвычислени  квадратного корн  звканчиваетс . В выходном регистре 2 находитс  резуль тат вычислени  квадратного корн . Таким образом, предлагаемое убтройство дл  вычислени  квадратного корн  позвол ет сформировать резуль тат на тактов, в то врем  как известное за п тактов, причем длительность такта составл ет величину t гс5,ц{1 н-- ), врем  вычитани  (п + К) раз р дных чисел 8 - величина, определ юща  среД нее количество шагов, которое необходимо выполнить в каждом такте дл  определе ни  К цифр результата с уче том предсказани  приближенного значени  К цифр. Величина определ етс  Cmvtotfl m-1 Тй Г2. где m -число шагов, которое необходимо выполнить (2 m .К+1) ; т- число : случаев, когда дл  получени  К цифр результата требуетс  выполнить m шагов. Поэтому быстродействие устройства возрастает в т. ,. - раз. W, Преимущества предлагаемого устройства дл  вычислени  квадратного корн  состо т в том, что оно позвол ет сократить врем  вычислени  квадратного корн  примерно в 3,87 раза,расчет производитс , в предположении, что п 64, К 4, тогда Е 2,75, а вычитатель и сумматоры блока умножени  реализованы по схеме со сквозный распространением переноса, первый вход шифратора соединен с (К+1) старшими разр дами входного регистра, второй вход шифратора соединен с К старшими разр дами выходного ре- , гистра. Формула изобретени  1, Устройство дл  вычислени  квадратного корн  ., содержсодее входной и выходной регистры, блок подбора цифр результата, блок управлени , о тличающеес  тем, что, с целью повышени  быстродействи ,в него введены формирователь сомножител , блок умножени , вычитатель и шифратор, а блок подбора цифр результата содержит регистр адреса, регистры верхнего и нижнего значений, блок пам ти и коммутатор, причем вход блока пам ти соединен с выходом регистра адреса, выходы блока пам ти соединены с первыми входами регистров верхнего и нижнего значений, выходы которого подключены к соответ-. ствующим входам коммутатора, выход которого соединен с входами регистра адреса, выходного регистра и с первыми входами формировател  сомножител  и блока умножени , вторые Bko- ды которых подключены соответственно к выходу сдвига выходного регистра и выходу формировател  сомножител , первой и второй входы шифратоspa соединены с выходами старших разр дов соответственно входного и выходного регистров, а ввисод шифратора подключен к второму входу регистра нижнего значени , выход блока умножени  соединен с входом вычитаемого вычитател , вход уменьшаемого которого подключен к выходу входного регистра , а выход - к входу сдвига входного регистра к первому входу блока управлени , второй и третий входы которого соединены с выходами млс1дших разр дов регистров нижнего и верхнего значений соответственно/ выходы блока управлени , с первого по седьмой, .подключены к управл ющим входам входного и выходного регистров, формировател  сомножител , регистров адреса, нижнего и верхнего значений, коммутатора соответственно.
2. 2. Устройство по п. 1, отличающеес  тем, что блок управлени  содержит две матрицы пам ти линию задержки, регистр, дешифратор с1дреса микрокоманд, генератор тактовых сигналов, дешифратор условий, элементы ИЛИ-НЕ, ИСКЛЮЧАЩЕЕ ИЛИ, триггер, регистр сдвига, причем выход генератора тактовых сигналов подключен к первому входу дешифратора адреса микрокоманд, выход которого соединен G первыми входами первой и второй матриц пам ти и с первым входом дешифратора условий, второй и третий входы которого соединены с выходами элементов ИЛИ-НЕ и ИСКЛЮЧАЮЩЕЕ ИЛИ соответственно, выход дешифратора условий соединен с вторым входом второй матрицы пам ти, выход которой через линию задержки подключен к входу регистра, выход которого соединен с входом дешифратора адреса микрокоманд, входы.элемента  вл ютс  первым входом блока управлени , входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ  вл ютс  соответственно вторым и третьим входами блока управлени , четвертый вход дешифратора условий соединен с выходом младшего разр да регистра сдвига, выход которого соединен с вторым и третьим выходами блока управлени , первый, второй, четвертый, п тый и шестой выходы первой матрицы пам ти  вл ютс  соответственно первым, вторым, четвертым, п тым и шестым выходами блока управлени , седьмой выход которого соединен с выходом триггера, инверсный вход которого подклк)чен к первому входу элемента ИЛИ-НЕ, входы регистра сдвига и триггера соединены с третьим и седьмым выходами первой матрицы пам ти соответственно

   Источники информации, прин тые во внимание при экспертизе

   1.Авторское свидетельство СССР № 394781, кл. G Об F 7/38, 1971.

   2.Авторское свидетельство СССР 611208, кл. G 08 F 7/38, 1978 (прототип).

   27

   Фиг.З

   2i

   -0

   31

   Ж.

   31Азг

   35

   30

   К1й

   30

   3

   JZ

   33

   19 20 21. 22 23 25

   40 Ш

   38

   3S

   f

   4/

   42

   J5

   7743 feРе г. / подкорен кое

   Рег.

   Начало f(6 Выражение

   нет

   ТрМ- зиикВшчитан. Рег.

   РК.7««/74

   .6лТр)у

   у(Рее.7лГр4) Рк.