SU832558A1 - Устройство дл моделировани цифро-ВыХ Об'ЕКТОВ - Google Patents

Description

(54) УСТРОЙСТЮ дай МОДЕЛИРОВАНИЯ ЦИФРОаК ОБЪЕКТОВ

1

. Изобретение относитс  к вычислительной технике и может быть использовано дл  проверки правильности работы проектируемых схем различных объектов цифровой вычислительной техНИКИ и автоматики в процессе их разработки , а также дл  исследовани  полноты контролируквдих тестов, примен емых при производственном и эксплуатационном контроле этих объектов. .

известны устройства дл  моделировани  цифровых объектов, содержацие переменную моделируюдую структуру матричный коммутатор, блок настройки коммутатора и блок управлени  ,

Недостаток устройства - большое количество требуемых коммутационных устройств непосредственно в матричHceij коммутаторе, а также в блоке настройки коммутатора.

Наиболее близким техническим решением к предлагаемому  вл етс  устройство дл  моделировани  цифровых объектов, содержащее блок переменной моделирукщей структуры, выходы которого.соединены с информационными выходсцуш устройства и с первой группой входов коммутатора, втора  группа входов которого  вл етс  ин- формацйонным входом устройства, и

блок пам ти, вход и выход которого подключены соответственно к первому выходу и первому входу блока управлени , второй и третий выходы которого соединены соответственно с информационным и упргшл юцим входами блсжа переключени  выходы которого подключены к входам регистра, выходы которого соединеш -с входами блока переменной моделирующей структуры, четвертый и п тый выходы блока управлени  подключены соответственно к управл ющему входу регистра и к управл ющему выходу устройства, третий вход блока управлени  соединен с управл юац ы входом устрсЛ ства 2.

При работе известного устройства реализуетс  программируеьшй последовательный обмен инфо рмгщией между выходами и входами .интегрсшьных схем, ВХОДК1ЦИХ в блок переменной моделирующей структуры,.в соответствии с таблицей их соединений -в моделируемом объекте. При этом соединение-заданного выхода некоторой микросхеки с входами других микросхем задаетс  программно в виде цепочки команд, где перва  команда указывает номер (адрес ) данного выхода, а последующие команды - номера (адреса) входов.

с KOTOpfcoMH этот выход должен быть соединен.

Недостаток устройства - увеличенный объем блока пам ти за счет наличи  первой команды в каждой цепочке команд, хот  по самой процедуре функционировани  устройства это  вл етс  излишним. Метод итерации Зейдел , используемый в из.вестном устройстве Дл  определени  логических состо ний моделируемого объекта, предполагает последовательное изменение состо ни  на каждой группе соединенных между собой входов микросхе моделируемого цифрового объекта в соответствии с состо нием выхода микросхемы , св занного с этими входами, и последующий опрос всех выходой микросхем с целью обнаружени  изменени  состо ни  хот  бы одного из них. Изменение состо ни  в каждой итерации хот  бы одного из выходов микросхем свидетельствует о том, что процесс установлени  нового состо ни  модели не закончилс  и необходимо продолжение цикла итераций.

Таким образом, в каждой итерации

необходим опрос состо ни  всех вьдходов микросхем и сравнение этого состо ни  с предыдущем состо нием этого же выхода. Вследствие этого адресный опрос выходов микросхем, используемый в известном устройстве, может быть заменен циклическим (последовательным ), опросом, что приводит к сокращению длины каждой цепооди команд и, следовательно, к сокращению объема пам ти, а также некоторому повышению быстродействи  устройства.

Цель изобретени  - уменьшение объема пам ти устройства дл  моделировани  цифровых объектов и повышение быстродействи .

Поставленна  цель достигаетс  тем что в устройство, содержащее блок переменной моделирующей структуры, выходы которого соединены с информационными выходами устройства и с пер вой группой входов коммутатора, втора  группа входов которого  вл етс  информационным входом устройства, и блок пам ти, вход и выход которого подключены соответственно к первому

, выходу и первому входу блока управлени , второй и третий выходы которого соединены -соответственно с информационным и управл ющим входами блока переключени , выходы которого подключены к входам регистра, выходы которого соединены с входами блока переменной моделирующей структуры, четвертый и п тый выходы блока управлени  подключены соответственно к управл ющему входу регистра и к управл ющему выходу устройства, третий вход блока управлени  соединен с управл ющим входом устройства, введен счетчик, вход и выход которого соединены с шестым выходом блока управлени  и с управл ющим входом коммутатора ,соответственно, седьмой выход блока управлени  подключен к адресному входу блока пам ти.

Кроме того, блок управлени  содержит два триггера, схему сравнени , генератор импульсов, счетчик адреса и регистр команд, первый вход и первый выход которого подключены соответственно к первому входу и первому выходу блока управлени , второй вход и второй выход регистра команд соединены соответственно с первым выходом и с первым входом генератора импульсов, вто.рой выход которого подключен к входу счетчика адреса, второй вход блока управлени  соединен с входом первого триггера, выход которого подключен к первому входу схемы сравнени , к второму выходу блока управлени  и к третьему входу регистра команд, третий выход которого соединен с вторым входом схемы сравнени  выход которой подключен к входу второго триггера, выход которого соединен с вторым входом генератора импульсов третий, четвертый, п тый выходы и третий вход которого подключены соответственно к третьему, четвертому, п тому выходу и третьему входу блока управлени , четвертый выход регистра команд соединен .с шестым выходом блока управлени , выход счетчика адреса подключен к седьмому выходу блока управлени .

На фиг. 1 представлена блок-.схема устройства; на фиг. 2 - структура цепочки команд одной строки на фиг. 3блок управлени .

Устройство содержит блок 1 переменной моделирукЕцей структуры, информационные выходы 2, информационный вход 3, коммутатор 4,- счетчик 5, регистр 6, блок 7 переключени , блок 8 управлени , блок 9 , управл ющий вход 10 и управл гадий выход 11.

Структура цепочки команд устройства , котора  записываетс  в блок 9, состоит из последовательности команд 12, кажда  из которых содержит адресное поле 13 и два дополнительных разр да 14 и 15 .

Блок 8 управлени  состоит из первого триггера 16, схемы 17 сравнени , второго триггера 18, регистра 19 команд, генератора 20 импульсов и счетчика 21 адреса.

Устройство работает следугацим образом .

Перед началом моделировани  заданного цифрового объекта в состав блока 1 переменной моделирукщей структуры включаетс  тот набор интегральных схем, который используетс : в объекте . Входы и выходы этих интегральных схем соедин ютс  сооз ветственно с выходами регистра бис входс1ми коммутатора 4. В блоке 9 пам ти размещаетс  таблица соединений интегральных схем, описывающа  их реальные св зи в объекте. Кажда  строка таблицы задает одну электрическую цепь объекта, соедин ющую определенный вьоход некоторой интегральной схекы блока 1 или внешний вход объекта (один из входов 3 устройства) со все ми выходами интегральных схем блока 1,  вл ющимис  нагрузкой этого выход или внешнего входа. Кажда  така  стрка представл етс  цепочкой команд (фиг. 2). В последний команде цепочки в разр де 14 записываетс  1, чт  вл етс  признаком -койца цепочки команд , в остальных разр дах цепочки в разр де 14 записываетс  О. Дополнительный разр д 15 команды предназначен дл  указани  предыдущего состо ни  (1 или О) источника сигнала , т. е. выхода микросхемы или внешнего входа устройства, к которюму относитс  данна  цепочка команд. Содер димое дополнительного разр да 15 используетс  только при обработке первой команды цепочки и имеет смысл, следовательно, при наличии О в разр де 14. Сочетание 10 (1 в разр де 14 и О в разр де 15) используетс  дл  указани  последней команды цепочки , а сочетание 11 - дл  указани  последней команды последней цепочки. В адресном поле 13 каждой команды укзываетс  адрес приемника сигнала (вх да микросхемы), Дл  каждой цепочки

адрес источника сигнгипа определ етс  содержимым счетчика 5.

Вычисление логических состо ний моделируемого объекта осуществл етс  в ка)едом такте t дл  прикладываемой ко входам 3 последовательности тес товых сигналов.

Устройство предназначено дл  использовани  совместно с внешними, по отношению к нему, средствами управлени  (например/ ЭВМ), обеспечивающими автоматизацию процесса исследовани  моделируемого объекта. При это внешнее оборудование обеспечивает приложение текстов,к входу 3 устройства , а также сн тие и анализ выходных последовательностей - реакций модели на эти тесты с выхода 2 устройства . Вход 10 и выход 11 служат дл  внешней синхронизации устройства от ЭВМ.

После установки на входе 3 набора сигналов, соответствукиих такту t, ЭВМ задает на входе 10 сигнал, разрешающий начало процесса вычислени  состо ни  модели в этом такте. По этому сигналу запускаетс  генератор 20 импульсов, который синхронизирует временную последовательность работы устройства.

Счетчик 5 в начале каждого такта находитс  в нулевом состо нии, при этом на выход коммутатора 4 поступает сигнал с первого источника сигнала .

Цикл операций, соответствующих первой итерации моделировани  объекта , в такте t начинаетс  с чтени  первой команды первой цепочки команд Считанна  команда поступает в регистр команд 19.

Сигнал с эыхода коммутатора 4 поступает на первый тригге-р 16 и сравниваетс  в схеме сравнени  17 с содержимым разр да 15 команды. Если имеет место несравнение, то этот факт фиксируетс  вторьм триггером 18. Кроме того, в данной команде на регистре 19 команд инвертируетс  значение разр да 15 и модифицированна  команда вновь записываетс  в блок 9 пам ти . :

Адресное поле команды воздействует на .управл юций вход блока 7 переключени  разр дов, с помощью которого состо ние триггера 16 передаетс  в соответствующий разр д регистра 6,соединенный со входом определенной микросхемы . Номер входа задаетс  адресньм полем команды. В соответствии с новым состо нием входа микросхема измен ет свое внутреннее состо ние и/или выходные сигналы. Аналогично производитс  выборка последующих команд первой цепочки и изменение состо ни  остальных входов интегральных схем, св занных с данным источником сигнала. При этом разр да 14 и 15 команды равны О. После выполнени  последней команды цепочки (разр д 14 равен 1, разр д 15 - О) содержимое источника 5 увеличиваетс  на 1 и на выход коммутатора 4 поступает сигнал от второго источника сигнала.

Затем выбираютс  следующие цепочки команд. По окончании последней цепочки (разр ды 14 и 15 равны 1) цикл операций устройства, относ щийс  к первой итерации моделировани  объекта , в такте t заканчиваетс . Счетчик 5 сбрасываетс  в исходное состо ние .

Если в процессе итерации оказалось что хот  бы рдин из выходов интегральных схем изменил свое состо ние по сравнению с состо нием в предьщущей итерации (т. е. произошло несравнение текущего состо ни  выхода с предыдущим состо нием, указанным в дополнительнее разр де 15 комаццы, сЬответствукщей данному выходу), блок 8 управлени  начинает новый цикл работы, соответствукщий следукшей итерации. Если же ни одкн выход ни одной интегральной cxeiiu не изменилс  (что означает , что. процесс установлени  нового состо ни  модели в такте t завериилс ), то блок управлени  формирует сигнсШ на выходе 11,свидетельствующий об окончании моделировани  в такте t , и останавливает работу до получени  нового сигнала начала такта t + 1 на входе 10. Устройство работает аналогично во всех тактах t .1. Отличие только в цикле первой итерации такта t 1 со стоит в том что блок 8 управлени  принудительно формирует сигнал несравнени  дл  всех выходов интеграль ных схем, что позвол ет сформировать в разр дах 15 первых команд всех цепочек значени , соответствующие исходному состо нию модели Таким образом, благодар  введению новых элементов и св зей уменьшаетс  объем блока пам ти и увеличиваетс  быстродействие устройства. формула изобретени  1. Устройство дл  моделировани  цифровых объектов, содержащее блок переменной моделирующей структуры, выходы которого соединены с информационными выходами устройству и с пер вой группой входов коммутатора, втора  группа входов которого  вл етс  информационным входом устройства, и блок пам ти, вход и выход которого (подключены соответственно к первому выходу и первому входу блока управлени , второй и третий выходь; которо го соединены соответственно с информационные и управл ющим входами блока переключени , выходы под ключены к входам регистра, выходы ко торого ссюдинены с входамц блока переменной моделирунщей структуры, чет вертый и п тый выходы блока упрдвлени  подключены соответственно к управл нщему axof-y регистра и к управл ющему выходу устройства, третий вход блока управлени  соединен с управл ющим , входом устройства, о т л ич ающе е с  тем, что, с сокращени  объема пам ти и повышени  быстродействи , в него введен счетчик, вход и выход которого соединены с шестым выходом блока управлени  управл ющим входс коммутатора , соответственно, седьмой выход блока управлени  подключен к адресному входу блока пам ти. 2. Устройство по п. 1, отлип чающеес  тем, что блок управлени  содержит два триггера, схему сравнени , генератор импульсов, счетчик адреса и регистр команд, первый вход и первый выхсд которого лодклк )чены соответственно к первому входу и первому выходу блока управлени , второй вход и второй выход регистра соединены соответственно с первьш выходом и с первым входом генератора импульсов, второй выход которого подключен к входу счетчика адреса , второй вход блока управлени  соединен с входом первого триггера, вход которого подключен к первому входу схемы сравнени / к второму выходу блока управлени  и к третьему входу регистра команд, третий выход которого соединен с вто1{жм входом схемы сравнени , выход которой подключен к входу второго триггера, выход которого соединен с вторым входом генератора импульсов, третий, четвертый , п тый выходы и третий вход которого подключены соответственно к третьему,, четвертому, п тому выко- ду и третьему входу блока управлени , четвертый выход регистра команд соединен с шестым выходом блока управле- . ни , выход счетчика адреса подключен к седьмому выходу блока управлени . / Источники информации, прин тые во внимание прк экспертизе 1.Авторское свидетельство СССР №454547, кл. G Об F 7/00, 1975. 2.Авторское свидетельство СССР ft 610114, кл. G 06 F 15/20, 1976 (прототип).

Фиг. 2

Claims (2)

1. . Формула изобретения 15

   1. Устройство для моделирования цифровых объектов, содержащее блок переменной моделирующей структуры, выходы которого соединены с информа- эд ционными выходами устройству и с первой группой входов коммутатора, вто-. рая группа входов которого является информационным входом устройства, и блок памяти, вход и выход которого (подключены соответственно к первому 45 выходу и первому входу блока управления, второй и третий выхода которого соединены соответственно с информационньм и управляющим входами блока переключения, выходы которого под-30 ключены к входам регистра, выходы которого соединены с входамц блока переменной моделирукщей структуры, четвертый и пятый выходы блока управления подключены соответственно к уп- 35 равлягацему входу регистра и к управляющему выходу устройства, третий вход блока управления соединен с управляющим. входом устройства, о т л ич ающе е с я тем, что, с це·цью сокращения объема памяти и повышения быстродействия, в него введен счетчик, вход и выход которого соединены с шестым выходом блока управления и^с управляющим входом коммутатора, соответственно, седьмой выход блока управления подключен к адресному входу блока памяти.
2. 2. Устройство поп. 1, отлич чающееся тем, что блок управления содержит два триггера, схему сравнения, генератор импульсов, счетчик адреса и регистр команд, первый вход и первый выход которого подключены соответственно к первому входу и первому выходу блока управления, второй вход и второй выход регистра команд соединены соответственно с первым выходом и с первым входом генератора импульсов, второй выход которого подключен к входу счетчика адреса, второй вход блока управления соединен с входом первого триггера, вход которого подключен к первому входу схемы сравнения, к второму выходу блока управления и к третьему входу регистра команд, третий выход которого соединен с вторым входом схемы сравнения, выход которой подключен к входу второго триггера, выход которого соединен с вторым входом генератора импульсов, третий, четвертый, пятый выходы и третий вход которого подключены соответственно к третьему, четвертому, пятому выхо- ду и третьему входу блока управления, четвертый выход регистра команд соединен с шестым выходом блока управле- . ния, выход счетчика адреса подключен к седьмому выходу блока управления. ' Источники информации, принятые во внимание при экспертизе