JPS6378238A

JPS6378238A - 目的コ−ド生成装置

Info

Publication number: JPS6378238A
Application number: JP22196286A
Authority: JP
Inventors: Toru Ichimura; 徹市村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-09-22
Filing date: 1986-09-22
Publication date: 1988-04-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は原始プログラムを目的プログラムに翻訳するプ
ログラムであるコンパイラの一部となっている目的コー
ド生成部の代替装置となるような、極めて高速に目的コ
ードを生成することができる目的コード生成装置に関す
る。

（従来の技術）近年のソフトウェアの大曳膜化、複雑化に伴いンフトウ
１アの開発期間が長くなってきている。

また、プログラムの実行速度が計算機ノ・−ドウエアの
進歩によって年々上がってきているのに対し、前処理と
なっているコンパイルおよびリンクは全てソフトウェア
で実現されているために処理速度の向上の限介に達して
いる。このためンフトウ、アの開発期間の内でこの前処
理に要している時間の割合いが高くなり間現に奇ってい
る。

ＬＳＩの計算機シミュレーシヮンに関しても同様の問題
がある。シミーレーシヲンの実行速度ば、ハードウェア
シミュンータの出現ｌ・こより、大雪に向上されている
０このために前処理として、シミーレートすべき対象の
記述のコンパイル、リンクを持つ↓うなシミュレーショ
ン方式においては、この前処理の高速化が課題となって
いる。

（発明が解決しようとする問題点）本発ＢＡは上述した間Ｍを解決するためにコンパイラの
目的コード生成部をハードウェア化し高速に目的コード
が生成できる目的コード生成装置を提供することを目的
とする。

〔発明の構成〕

（問題点を解決するための手段）本発明は前記の問題点を解決するために処理のらのアド
レスを取り出す処理と、これらのデータを使った目的コ
ード生成部分のパイプライン化。

および前記データ塩り出し部分の高速化のために、デー
タを保持する個々の記憶素子を直接取υ出しのデータ線
に接続する手段を採っている◇（作用）一般にパイプライン処理を使うことによる処理の分割並
列多重動作で高速化が計られる。本発明では、このパイ
プライン処理を目的コード生成部分と目的コード生成部
の入力データおよびそのアドレスの取り出し部分に採用
している。多くのデータレジスタから必要なデータ群を
高速に取り出すために、本発明では個々のデータレジス
タを取シ出しのデータ線に直接、接続することによって
実効的なパイプライン処理の効果を上げている。

（実施例）第１図は、本発明の実施例のブロック図で、１は構文解
析によって得られた中間コードを保持するレジスタ群か
ら成る中間データ保持回路、２は、次の目的コードを生
成するのに必要なデータ群を中間データ保持回路から選
択するためのアドレスを生成する目的コード生成順序決
定回路、３は目的コード生成順序決定回路てよって選択
されたデータ群から目的コードを生成する目的コード生
成回路、４．５．６は順にアドレスパイプラインレジス
タ、ノードデータパイプラインレジスタ、タグデータパ
イプラインレジスタ７は、１〜６を制御する制御回路％
８は目的コード生成、順序決定回路クロック、２１．２
２は順に中間コードデータ保持回路用クロック、制御線
、９．１０はパイプラインレジスタ用クロック、１１は
目的コード生成回路の制御線、１２は目的コードデータ
出力線、１３はアドレス入力線、１４．１５はクロック
入力線と制御入力線、　　１６．１７は１＠にノードデ
ータ入力線、タグデータ入力線、１８はアドレス線、１
９．２０は１頁にノードデータバスライン、タグデータ
　パスラインである０処理ステップとしては中間データコード設定（初期設定
）と目的コード生成の２つのステップよりなり、制御入
力線によってこの２つのステップと分ける。第２図は中
間コードデータ保持回路の回路構成図である０２３．２
４は順にノードデータレジスタ、タグデータレジスタで
、２５．２６はセレクタで初期値用レジスタと更新用レ
ジスタが内部にあり出力として、このうちのいずれかが
出力される。処理の第一ステップとして、これらのレジ
スタに中間木構造データであるノードデータとその覆類
を示すタグデータをそれぞれセ、＋−すると同時にその
レジスタのアドレスとそのノードの初期状態をペアにし
て目的コード生成順序決定回路内のレジスタにセットす
る０ここでいう初期状態としては木構造において、その
ノードが下にノードを持つよりなノード（節）か、持た
ないようなノード（葉）かの２つの状態がある。２５．
２６はセレクタで２２の制御信号によｐ順に１６．１７
のデータを２１のクロックに同期してラッチし、次のり
「、りでこのデータを選択し、順に２３，２４のレジス
タにセットすることで、この初期設定のステップが行わ
れる。次のステップである目的コードを生成するために
必要なアドレスは、木構造データ中の第３図に示したよ
うな節の状態にある。ノード（０）の下に直接、接続さ
れているノード（Ａ、Ｂ）の状態がすべて葉の状態にあ
る部分木のうちで最古最下位置にある部分木の第３図に
おけるノードＡ１ノードＢ、ノードＣのアドレスおよび
ノードＣと兄弟関係の位置にあるノードＤのアドレスを
初期設定されているアドレスと状態のベアをもとにして
選ぶことによって得られる。ここで得られたアドレスと
アドレスパイプラインレジスタにセットし、次のクロッ
クでノードＣの状態を保持しているレジスタに葉の状態
を示す値をセットして、前述の条件を満足するアドレス
を求めて、次のクロックでアドレスパイプラインレジス
′りにセットする。これらの処理は、目的コード生成順
序決定回路で行われる。この処理をくり返すことによっ
て現在目的コードを生成するのに必要なデータのあるレ
ジスタのアドレスが２クロツク毎にアドレスパイプライ
ンレジスタにセットされる〇このアドレスに従っ−Ｃ、
ノードデータおよびタグデータをそれぞれノードデータ
パイプラインレジスタ、タグデータパイプラインレジス
タにセットし、このデータを用いて第４図にある論理で
目的コードを生成するものである。この第４図の論理を
回路化したものが目的コード生成回路である。

第１図、第２図のＡ％Ｂ％Ｃ，Ｄは第３図のＡ、ＢＣに
対応したものであることを示している。また、第２図の
中間コードデータ保持回路ではアドレスパイプラインレ
ジスタにセットされているノードＡ、ノードＢ、ノード
Ｃ，ノードＤのアドレスをそれぞれアドレスデコーダＡ
、アドレスデコーダＢ、アドレスデコーダＣ，アドレス
デコーダＤにかけて、ノードＡ、ノードＢのアドレスの
ノードデータレジスタ、タグデータレジスタの値とノー
ドＣのアドレスのノードデータレジスタの値およびノー
ドＤのアドレスのタグデータレジスタの値をそれぞれの
パスラインに流し、各ノードデータパイプラインレジス
タ、タグデータパイプラインレジスタにクロックに同期
してセットすると同時にノードＤのタグデータがオペレ
ータを示している場合は、ノードＣの２５のセレクタ内
更新用レジスタに一時変数のアドレスをセットし、ノー
ドＣの２６のセレクタ内更新用レジスタに変数であるこ
とを示す値をセクトする。ノードＤのタグデータがオペ
レータを示していない場合はノードＣの２６のセレクタ
白値更新レジスタにアキームレータを示す値をセットす
る。さらに、次のクロックで２５．２６のセレクタ内の
レジスタのうちノードＯの場合上値更新用レジスタ、ノ
ードＣ以外のものは初期値用レジスタの値をそれぞれの
ノードデータレジスタ、タグデータレジスタに移す＠一
時変数■アドレスは第２図の２８の一時変数アドレス生
成回路から順次生成される。２９はノードＤのタグデー
タに対してオペレータか否かの判定用の回路、３０．３
１は変数を示す値とアキームレータを示す値が保持され
ている記憶回路である。これらの処理を順次クロνりに
同期して行うことにより目的コードデータ出力紳に目的
コードが出力される。第６図は第５図の木構造データに
対して、コードを生成する際に使うノードＡ、ノードＢ
、ノードＣ１ノードＤの値と生成コードを示した図であ
る。ここでＴ１は一時変数となっている０〔発明の効果〕本発明の装置によって中間データの設定が終っている状
態から１クロツク毎に目的コードが発生されてくるよう
々高速な目的コードの生成が可能になる。これによりコ
ンパイラおよびプログラム実行の前処理の時間短縮がな
される。

【図面の簡単な説明】

第１図は、本発明の要部ブロック図、第２図は中間コー
ドデータ保存回路の一実施例を示す図、第３図は目的コ
ード生成対象データのアドレスの決定条件の説明図、第
４図は目的コード生成論理表、第５図は算術演算に対す
る鮮析木（中間データ）を示す図、第６図は第５図のデ
ータに対して生成されるコードと、その際に使われるノ
ードのデータを示す表を示す図である。１・・・中間コードデータ保存回路、２・・・目的コー
ド生成順序決定回路、３・・・目的コード生成回路、４
・・・アドレスパイプラインレジスタ、５・・・ノード
データパイプラインレジスタ、６・・・タグデータパイ
プラインレジスタ、７・・・制御回路、８〜１０．２１
・・・内部クロック線、１２・・・目的コードデータ出
力線、１３・・・アドレス入力線、１４・・・クロック
入力線、１５・・・制御入力線、１６・・・ノードデー
タ入力線、１７・・・タグデータ入力線、１８・・・ア
ドレス線、１９・・・ノードデータ線、２０・・・タグ
データ線、１１．２２・・・ｆｆｉ＋Ｊ御線、２３・・
ノードデータレジスタ、２４・・・タグデータレジスタ
、２５．２６・・・でレクタ回路、２７・・・アドレス
デコーダ。２８９．・一時変数アドレス生成回路、２９・・・タグ
データ判別回路、３３．３１・・・タグ値記憶回路。代理人　弁理人　則　近　憲　佑同　　　　竹　花　喜久男以下余白第　　２　図第　　３　　図第　　４　　ｘ

Claims

【特許請求の範囲】

（１）構文解析により得られた解析木を格納するデータ
部を有し、解析木の状態に応じて目的コードの生成順に
解析木の節点である前記データ部のデータを指定する目
的コード生成順序決定回路を有し、指定されたデータに
対して所定の生成論理に従って目的コードを生成する目
的コード生成回路を有することを特徴とする目的コード
生成装置。
（２）目的コード生成順序決定回路、データ部、目的コ
ード生成回路がこの順番でパイプライン接続されている
ことを特徴とする特許請求の範囲第１項記載の目的コー
ド生成装置。
（３）データ部内の解析木の節に対応した個々の記憶素
子が目的コード生成回路へのデータ線に直接、接続され
ていることを特徴とする特許請求の範囲第１項記載の目
的コード生成装置。