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KR100483876B1 - 반도체 집적 회로 설계 및 검증 시스템 - Google Patents

반도체 집적 회로 설계 및 검증 시스템 Download PDF

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KR100483876B1
KR100483876B1 KR10-1999-0033773A KR19990033773A KR100483876B1 KR 100483876 B1 KR100483876 B1 KR 100483876B1 KR 19990033773 A KR19990033773 A KR 19990033773A KR 100483876 B1 KR100483876 B1 KR 100483876B1
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Abstract

전자 설계 자동화 (EDA) 환경에서, LSI 디바이스를 설계하고 LSI 디바이스의 설계 단계에서 도출된 CAD 데이타에 근거하여 작성된 테스트 패턴을 검증하기 위한 반도체 집적 회로 설계 및 검증 시스템이 제공된다. 시스템은 LSI 디바이스를 설계하고, 설계한 LSI 디바이스의 기능을 디바이스 논리 시뮬레이터에 의해 검증하는 EDA 환경과, 디바이스 논리 시뮬레이션을 실행함으로써 얻어진, 설계한 LSI 디바이스의 입출력 신호 변화와 그 타이밍을 이벤트 베이스로 나타낸 데이타를 격납하는 덤프 파일과, 덤프 파일의 데이타로부터 사이클 베이스로 나타낸 타이밍 데이타와 패턴 데이타를 추출하는 수단과. 타이밍 데이타와 패턴 데이타에 기초하여, LSI 디바이스를 테스트하기 위한 사이클 베이스 데이타로 형성된 테스트 패턴과, LSI 디바이스의 상기 테스트 패턴에 대한 응답 출력을 비교하기 위한 사이클 베이스 데이타로 형성된 기대치 패턴을 발생하는 LSI 테스터 시뮬레이터와, LSI 테스터 시뮬레이터로부터의 테스트 패턴을 이벤트 베이스 형의 테스트 패턴으로 변환하는 사이클 이벤트 변환기와, 사이클 이벤트 변환기로부터의 이벤트 베이스 테스트 패턴을 기억하는 제1 메모리와, 덤프 파일로부터 얻어진 LSI 디바이스의 이벤트 베이스 입출력 데이타를 기억하는 제2 메모리와, 제1 메모리에 기억된 데이타와 제2 메모리에 기억된 데이타 간의 타이밍 관계를 비교하여 두 데이타를 동기화하고, LSI 테스터 시뮬레이터로부터 테스트 패턴에 대응하는 덤프 파일로부터의 LSI의 출력 데이타를 추출하는 비교기를 포함한다.

Description

반도체 집적 회로 설계 및 검증 시스템{SEMICONDUCTOR INTEGRATED CIRCUIT DESIGN AND EVALUATION SYSTEM}
본 발명은 대규모 집적 (LSI) 회로와 같은 반도체 집적 회로의 설계 및 검증을 위한 설계 및 검증 시스템에 관한 것으로, 특히 CAD (computer aided design)에 의한 반도체 집적 회로의 설계 단계에서 작성된 논리 시뮬레이션 데이타를 기초로 하여, 반도체 테스트 시스템용으로 생성된 테스트 패턴의 검증 또는 반도체 집적 회로의 설계에 관한 진단 테스트를 실제 반도체 테스트 시스템 또는 테스트할 반도체 집적 회로를 이용하지 않고, 고속으로 수행하는 반도체 집적 회로 설계 및 검증 시스템에 관한 것이다.
대규모 집적 (LSI) 회로와 같은 반도체 집적 회로를 개발하는 공정에 있어서, 거의 대부분이, 컴퓨터 보조 설계 (CAD) 툴을 이용한 설계 방법이 이용된다. CAD 툴을 이용하는 이러한 설계 환경을 전자 설계 자동화 (EDA) 환경이라고도 부른다. CAD 툴을 이용한 이러한 반도체 개발 공정에서는, VHDL 및 Verilog와 같은 하드웨어 기술 언어를 이용하여 원하는 반도체 회로를 LSI 중에 설계한다. 또한 이 공정에서는, 이렇게 설계된 반도체 회로의 기능을 디바이스 논리 시뮬레이터라고 부르는 소프트웨어 시뮬레이터를 통해 검증한다.
디바이스 논리 시뮬레이터는 통상 테스트벤치(testbench)라고 불리는 인터페이스를 포함하고, 이 인터페이스를 통해 의도한 반도체 회로를 표시하는 디바이스 설계 데이타에 테스트 데이타(벡터)가 인가되고, 의도한 반도체 회로의 결과 응답이 검증된다.
LSI 회로의 설계 단계 이후에, 실제 LSI 디바이스를 제조하고 LSI 테스터와 같은 반도체 테스트 시스템에 의해 테스트하여 LSI 디바이스가 의도한 기능을 올바르게 수행하고 있는지를 판정한다. LSI 테스터는 테스트되는 LSI 디바이스에 테스트 패턴 (테스트 벡터)을 공급하고 LSI 디바이스의 결과 출력과 예상 데이타를 비교하여 LSI 디바이스의 적합 여부를 판정한다. 고수준의 기능과 집적도를 갖는 LSI 디바이스를 테스트하는 경우, LSI 디바이스에 적용될 테스트 패턴이 따라서 복잡해지고 길어져야만 해서, 테스트 패턴을 작성하는데 상당히 큰 작업 부하가 걸리고 작업 시간도 길어지게 된다. 따라서, 테스트되는 LSI 디바이스를 실제로 제조하고 테스트 패턴을 작성하는 것은, 라이프 사이클이 짧은 LSI 디바이스의 경우에는 특히 바람직하지 않은데, 왜냐하면 이로 인해 LSI 디바이스를 시장에 출하하는 시기가 늦어지기 때문이다.
따라서, 반도체 집적 회로의 전체 테스트 효율성 및 생산성을 향상시키기 위해서는, 디바이스 논리 시뮬레이터의 실행을 통해 작성된 데이타를 반도체 집적 회로의 실제 테스트시에 이용하는 것이 일반적이다. 이는 실제 반도체 집적 회로의 테스트시에 LSI 테스터에 의해 수행되는 테스트 과정이 위에서 언급한 CAD 공정에서 반도체 회로의 설계 데이타의 테스트시에 디바이스 논리 시뮬레이터에 의한 테스트 과정과 상당히 유사하기 때문이다.
예를 들면, 디바이스 논리 시뮬레이션을 실행함으로부터 얻어진 데이타 (덤프 파일)를 이용하여 의도한 반도체 집적 회로를 테스트하기 위한 LSI 테스터의 테스트 패턴과 예상 패턴을 작성한다. 그러나, 오늘날에는, LSI 디바이스의 설계 단계로부터 도출된 덤프 파일에 기초하여, LSI 테스터에 사용될 테스트 패턴과 예상 데이타 패턴을 작성하고 이들을 검증할 수 있는 고속이면서도 저렴한 시스템이 없다.
이러한 논리 시뮬레이션 데이타에서는, 디바이스 모델의 결과 출력 (기대치 패턴) 뿐만 아니라 디바이스 모델에 적용될 테스트 패턴을 이벤트 베이스 포맷으로 나타낸다. 여기서, 이벤트 베이스 데이타는 시간의 경과에 따라서, 테스트 패턴의 논리 "1"에서 논리 "0"으로 또는 반대로 "0"에서 "1"로의 전환점 (이벤트)을 표현한다. 일반적으로, 이러한 시간 경과는 선정된 기준점으로부터의 시간 길이 또는 이전 이벤트로부터의 시간 길이에 의해 표현된다. 반대로, 실제 LSI 테스터에서는, 테스트 패턴을 사이클 베이스로 기술한다. 사이클 베이스 데이타에서는, 테스트 패턴이 테스터의 선정된 테스트 사이클 (테스터 레이트)에 대해서 정해진다.
전술한 바와 같이, LSI 디바이스의 설계 단계에서 작성된 CAD 데이타를 이용하여 실제로 제조한 LSI 디바이스를 테스트하기 위한 테스트 패턴을 효율적으로 작성할 수 있다. 그러나, 여러 가지 이유로 인해, 이런 방식으로 LSI 테스터용으로 생성된 테스트 패턴이 테스트되는 LSI 디바이스의 고장을 정확하게 검출하는데 항상 적당하지만은 않을 수 있다. 따라서, 전술한 과정을 통해 생성된 테스트 패턴을 검증할 필요가 있다.
종래의 기술에서는, 논리 시뮬레이션 데이타를 이용하여 생성된 LSI 테스터에 사용되는 테스트 패턴을 검증할 때, 기본적으로 두 가지 방법이 있는데, 하나는 실제 LSI 테스터를 사용하는 것이고 다른 하나는 LSI 테스터를 사용하지 않는 것이다. LSI 테스터를 사용하는 경우에는, 논리 시뮬레이션 데이타에서 이벤트 베이스 테스트 패턴을 추출하고 이 이벤트 베이스 테스트 패턴을 사이클 베이스 테스트 패턴으로 변환할 필요가 있다. 이러한 사이클 베이스의 테스트 패턴은 실제 LSI 테스터에서 테스트 패턴의 적합성을 검증한다. 이 방법은 고가의 LSI 테스터를 테스트 패턴의 완전성(integrity)을 검증하는 데에만 사용하게 된다는 단점이 있다.
LSI 테스터를 사용하지 않는 경우에는, 테스트 패턴을 검증하기 위해 LSI 테스터 시뮬레이터를 사용한다. 이 방법도 또한, LSI 테스터 시뮬레이터가 사이클 베이스로 변환되었던 테스트 패턴을 디버그(debug)한다. LSI 테스터 시뮬레이터로부터 테스트 패턴을 수신한 테스트되는 LSI 디바이스의 기능을 시뮬레이션하기 위해, CAD 툴을 이용한 설계 공정 중에 생성되는 논리 시뮬레이터를 사용한다. 모든 검증 공정이 소프트웨어 공정을 통해 수행되기 때문에, 검증을 완료하는데 매우 긴 시간이 걸린다는 단점이 있다.
이상과 같이 실제의 LSI 테스터를 이용하지 않는 종래의 기술예를 이하에서 보다 상세하게 설명한다. 도 1은 테스터 시뮬레이터와 논리 시뮬레이터를 이용하여 테스트 패턴을 검증하는 종래의 기술예, 즉, 소프트웨어에 의해 모든 동작이 수행되는 예이다.
도 1에서는, 소프트웨어로 형성된 LSI 시뮬레이터(11)에 패턴 파일(101) 및 타이밍 파일(102)로부터 LSI 테스터용으로 작성된 패턴 데이타와 타이밍 데이타가 제공된다. 패턴 데이타와 타이밍 데이타는, 예를 들면, LSI 디바이스의 설계 단계에서 논리 시뮬레이션을 수행한 결과인 덤프 파일(15)로부터 패턴 데이타와 타이밍 데이타를 추출함으로써 작성된다. 논리 시뮬레이션 덤프 파일의 예로는 Verilog의 VCD (Value Change Dump)가 있다. 덤프 파일(15)의 데이타는 변환 소프트웨어(17)에 의해 사이클 베이스 데이타로 변환되어, 패턴 파일(101) 및 타이밍 파일(102)에 각각 격납되는 상기한 패턴 데이타와 타이밍 데이타가 된다.
LSI 테스터 시뮬레이터(11)는 LSI 테스터 하드웨어를 이용하지 않고 테스트 패턴을 디버그하여 의도한 LSI 디바이스, 또는 LSI 디바이스의 기능을 테스트한다. LSI 테스터 시뮬레이터(11)는 패턴 정보와 타이밍 정보를 갖는 테스트 패턴을 생성하고, 테스트 패턴을 테스트할 LSI 디바이스의 논리 시뮬레이터에 인가한다. LSI 테스터 시뮬레이터(11)는 논리 시뮬레이터로부터의 결과 출력 신호와 예상 데이타를 비교하여 LSI 디바이스의 테스트 패턴 또는 성능의 적합성을 판정한다.
LSI 테스터 시뮬레이터(11)는 테스트 패턴을 입력 데이타로서 포맷 변환기(12)에 제공한다. 포맷 변환기(12)는 LSI 테스터 시뮬레이터(11)로부터의 입력 데이타를 디바이스 논리 시뮬레이터(13)에 의해 허용되는 포맷으로 변환한다. 일반적으로, 디바이스 논리 시뮬레이터(13)는 PLI(Programming Language Interface)로 불리는 인터페이스를 포함한다. 따라서, 이런 경우에, 포맷 변환기(12)는 테스트 패턴을 PLI 포맷으로 변환한다.
디바이스 논리 시뮬레이터(13)는 LSI 디바이스의 설계 단계에서 사용되었던 시뮬레이터이고, 논리 시뮬레이터(131)와, 시뮬레이터(131)와 통신할 수 있는 언어로 기술된 디바이스 모델(132)로 구성된다. 디바이스 모델(132)은 테스트할 LSI 디바이스의 동작을 시뮬레이션한다. 디바이스 논리 시뮬레이터(13)는 PLI 인터페이스를 통해 수신된 테스트 패턴을 디바이스 모델(132)에 송출하고 디바이스 모델(132)로부터의 결과 응답을 PLI 인터페이스를 통해 포맷 변환기(14)에 제공한다. 포맷 변환기(14)는 디바이스 모델(132)의 출력을 LSI 테스터 시뮬레이터에 의해 수신되는 포맷으로 변환한다. LSI 테스터 시뮬레이터(11)는 포맷 변환기(14)로부터의 디바이스 출력 데이타와 기대치 데이타를 비교한다. 두 데이타가 일치하면, 테스트 패턴이 적합한 것으로 간주한다.
이상과 같이 디바이스 논리 시뮬레이터를 이용한 소프트웨어 공정에 의해서만 테스트 패턴을 검증하는 경우에는, 많은 작업량과 긴 처리 시간이 요구된다. 디바이스 논리 시뮬레이터를 동작시키는 처리 시간은 전체 처리 시간의 대부분을 요한다. 게다가, PLI 인터페이스의 능력에는 한계가 있으며, 이는 또한 비효율적인 검증을 초래한다.
따라서, 본 발명의 목적은, 전자 설계 자동화 (EDA) 환경을 통해 의도한 LSI 디바이스를 설계하고, LSI 디바이스의 설계 단계에서 개발된 CAD 데이타에 기초하여 작성된, LSI 디바이스를 테스트하기 위한 테스트 패턴을 고속으로 검증하기 위한 반도체 집적 회로 설계 및 검증 시스템을 제공하는 것이다.
본 발명의 다른 목적은, 전자 설계 자동화 공정을 통해 의도한 LSI 디바이스를 설계하고, 실제 LSI 테스터를 사용하지 않고 LSI 디바이스의 설계 단계에서 개발된 CAD 데이타에 기초하여 작성된, LSI 디바이스를 테스트하기 위한 테스트 패턴을 고속으로 검증하기 위한 반도체 집적 회로 설계 및 검증 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은, 소형의 그리고 전용 하드웨어를 사용하여 LSI 디바이스의 설계 단계에서 생성된 CAD 데이타에 기초하여 작성된, LSI 디바이스를 테스트하기 위한 테스트 패턴을 고속으로 검증하는 반도체 집적 회로 설계 및 검증 시스템을 제공하는 것이다.
본 발명의 다른 목적은, 디바이스 논리 시뮬레이터를 이용하지 않고 LSI 디바이스의 설계 단계에서 생성된 CAD 데이타에 기초하여 작성된, LSI 디바이스를 테스트하기 위한 테스트 패턴을 고속으로 검증하는 반도체 집적 회로 설계 및 검증 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은, LSI 디바이스의 설계 단계에서 개발된 CAD 데이타에 기초하여 작성된, LSI 디바이스를 테스트하기 위한 테스트 패턴을 검증하는 고속 테스트 패턴 검증 장치와 입력 신호와 출력 신호 간의 관계를 정의하는 디바이스 기능 부가 회로를 조합하여 사용함으로써 디바이스 고장 시뮬레이션을 수행할 수 있는 반도체 집적 회로 설계 및 검증 시스템을 제공하는 것이다.
본 발명의 다른 목적은, LSI 디바이스의 설계 단계에서 개발된 CAD 데이타에 기초하여 작성된, LSI 디바이스를 테스트하기 위한 테스트 패턴을 검증하는 고속 테스트 패턴 검증 장치와 입력 신호와 출력 신호 간의 관계를 정의하는 디바이스 기능 부가 회로를 조합하여 사용함으로써 내장된 논리 회로에 포함된 아날로그 기능을 갖는 LSI 디바이스의 디바이스 고장 시뮬레이션을 수행할 수 있는 반도체 집적 회로 설계 및 검증 시스템을 제공하는 것이다.
본 발명의 반도체 집적 회로 설계 및 검증 시스템에서는, 의도한 LSI 디바이스를 전자 설계 자동화 (EDA) 공정을 통해 설계하고, 이렇게 설계된 LSI 디바이스의 기능을 디바이스 논리 시뮬레이터를 이용하여 컴퓨터 상에서 테스트한다. 디바이스 논리 시뮬레이션을 실행함으로써 도출된 이벤트 데이타를 덤프 파일로서 격납한다. LSI 테스터에 사용될 사이클 베이스 테스트 패턴은 덤프 파일의 데이타로부터 변환된 패턴 데이타 및 타이밍 데이타를 이용하여 작성된다.
테스트 패턴은 덤프 파일로부터 도출된 LSI 디바이스의 입력 신호 파형과 동기화된다. 테스트 패턴과 입력 신호 파형이 동기한 상황이면, 덤프 파일로부터 도출된 LSI 디바이스의 출력 신호 파형을 타이밍 데이타와 패턴 데이타에 의해 정의되는 비교 타이밍에서 데이타 (기대치)와 비교한다. 두 데이타가 서로 일치하면, 테스트 패턴이 적합한 것으로 판정한다. 불일치하면, 디바이스의 출력 또는 LSI 디바이스의 입력 데이타와 출력 데이타 간의 관계를 정의함으로써, LSI 디바이스의 고장 시뮬레이션이 수행될 수 있다.
본 발명의 반도체 집적 회로 설계 및 검증 시스템에 따르면, 의도한 LSI 디바이스가 전자 설계 자동화 (EDA) 환경을 통해 설계되고, LSI 디바이스의 설계 단계에서 얻어진 덤프 파일을 통해 테스트 패턴 및 기대치 패턴이 고속이면서 저렴한 가격으로 작성된다. 본 시스템에 의한 테스트 패턴 검증은, 소프트웨어로 형성된 디바이스 논리 시뮬레이터가 불필요하고, 시스템에 전용인 소형의 하드웨어에 의해 테스트 패턴을 검증하기 때문에, 테스트 패턴이 고속이면서 저렴한 가격으로 검증된다.
본 발명의 실시예를 첨부된 도면을 참조하여 설명한다. 도 2는 본 발명의 반도체 집적 회로 설계 및 검증 시스템의 구조를 도시하는 블럭도이다. 주요 블럭으로서, 도 2의 예에, 전자 설계 자동화 (EDA) 환경을 나타내는 EDA 블럭(41)과, 고속 테스트 패턴 검증 장치(20), 및 LSI 시뮬레이터(11)가 도시된다.
EDA 블럭(41)에서는, 의도한 LSI 디바이스를 설계하고 그 기능을 디바이스 논리 시뮬레이터에 의해 검증한다. 이 EDA 블럭(41)에서는, LSI 디바이스 테스팅을 위한 일부분만이 도시되어 있다. 디바이스 논리 시뮬레이터는 논리 시뮬레이터(43)와, 이 논리 시뮬레이터에 의해 해석될 수 있는 언어로 기술된 디바이스 모델(45)로 구성된다. 디바이스 모델(45)은 테스트될 LSI 디바이스의 성능을 시뮬레이션한다. 디바이스 논리 시뮬레이터에 의한 테스트의 실행을 통해, 입출력 논리 신호와 타이밍 간의 관계를 나타내는 데이타가 덤프 파일로서 생성된다. 이러한 덤프 파일의 예로서 Verilog의 VCD (Value Change Dump)가 있다.
소프트웨어로 형성된 LSI 시뮬레이터(11)에는 패턴 파일(101) 및 타이밍 파일(102) 각각으로부터 LSI 테스터에 의해 LSI 디바이스를 테스트하도록 작성된 패턴 데이타와 타이밍 데이타가 제공된다. 패턴 데이타와 타이밍 데이타는, 예를 들면, EDA 블럭(41)에서 LSI 디바이스의 설계 단계에서 논리 시뮬레이션을 수행할 때 얻어진 덤프 파일(15)로부터 패턴 데이타와 타이밍 데이타를 추출함으로써, 변환 소프트웨어(17)를 통해 작성된다. 상술한 바와 같이, 일반적으로, LSI 테스터에 사용되는 테스트 패턴은 테스터의 레이트를 기준으로 동작하도록, 즉 사이클 베이스로 동작하도록 형성된다. 따라서, 덤프 파일(15)의 데이타로부터 도출된 패턴 데이타와 타이밍 데이타는 사이클 베이스 형태로 되어 있다.
도 1의 예와 또한 유사하게, LSI 테스터 시뮬레이터(11)는 LSI 테스터 하드웨어를 이용하지 않고 의도한 LSI 디바이스 또는 의도한 LSI 디바이스의 기능을 테스트하도록 작성된 테스트 패턴을 디버그한다. 패턴 데이타와 타이밍 데이타에 기초하여, LSI 테스터 시뮬레이터(11)가 테스트되는 디바이스에 인가될 테스트 패턴과 기대치 패턴을 생성하여 테스트되는 디바이스의 출력을 비교한다. LSI 테스터 시뮬레이터(11)는 패턴 정보와 타이밍 정보를 포함하는 테스트 패턴을 본 발명의 고속 패턴 검증 장치에 인가하고, 고속 테스트 패턴 검증 장치로부터의 결과 출력 데이타와 기대치 패턴을 비교하여 테스터 패턴의 적합성을 판정한다.
고속 테스트 패턴 검증 장치(20)는 테스트 패턴을 사이클 베이스에서 이벤트 베이스로 변환하기 위한 사이클 이벤트 변환기(22)와, 두 개의 이벤트 데이타 입력을 동기화하고 그들을 서로 비교하기 위한 검증부(24)를 포함한다. LSI 테스터 시뮬레이터(11)로부터의 테스트 패턴이 사이클 이벤트 변환기(22)에 입력된다. 사이클 이벤트 변환기(22)는 소프트웨어 또는 하드웨어중 하나로 구성될 수 있으나, 고속 동작을 위해서는, 하드웨어 구성이 바람직하다.
도 3은 사이클 이벤트 변환기(22)의 변환 기능 화상을 도시하는 개략도이다. 도 3a는 사이클 베이스 패턴 데이타 (도면 윗 부분)와 사이클 베이스 타이밍 데이타 (도면 아랫 부분)의 파형을 도시한다. 도 3a의 파형을 표시하는 데이타가 패턴 파일(101) 및 타이밍 파일(102)로부터 LSI 테스터 시뮬레이터에 제공된다. LSI 테스터 시뮬레이터(11)는 도 3b의 파형 화상을 갖는 테스트 패턴 데이타를 작성하고 이를 사이클 이벤트 변환기(22)에 공급한다. 사이클 이벤트 변환기(22)는 테스트 패턴 데이타를 도 3c의 파형 화상을 갖는 이벤트 데이타로 변환한다.
검증부(24)는 사이클 이벤트 변환기(22)로부터의 테스트 패턴 데이타를 기억하기 위한 메모리(25), 덤프 파일(15)로부터의 이벤트 데이타를 기억하기 위한 메모리(26), 및 메모리(25) 내에 기억된 데이타와 메모리(26) 내에 기억된 데이타를 동기화하고 테스트중인 디바이스의 출력에 대응하는 메모리(26) 내의 데이타를 추출하기 위한 비교기(27)를 포함한다. 이 구성에서, 이벤트 베이스 테스트 패턴은 메모리(25)에 기억되고 이벤트 베이스 디바이스 출력 데이타는 메모리(26)에 기억된다. 따라서, 테스트 패턴 이벤트와 출력 데이타 이벤트를 동기화함으로써, 주어진 입력 신호와 테스트중인 디바이스의 출력 신호간의 관계를 설정할 수 있다. 이렇게 하기 위해, 비교기(27)는 메모리(25)로부터의 데이타와 메모리(26)로부터의 데이타 간의 타이밍 관계를 연구하고, 메모리(25)의 테스트 패턴 데이타와 동기된 메모리(26)의 출력 데이타를 검출한 다음 이 출력 데이타를 디바이스 출력 신호로서 출력한다.
비교기(27)로부터의 데이타가 테스트중인 디바이스의 결과 출력으로서 LSI 테스터 시뮬레이터(11)에 제공된다. LSI 테스터 시뮬레이터(11)는 스트로브(strobe) 타이밍에서 비교기(27)의 출력과 기대치 데이타를 비교하여 두 데이타가 서로 일치하는지를 본다. 만약, 두 데이타가 일치하면, 테스트 패턴이 적합한 것으로 간주한다.
도 2의 검증부(24)는 또한 입력 신호와 출력 신호간의 관계를 정의하여 테스트중인 디바이스의 고장을 진단할 수 있는 디바이스 기능 부가 회로(28)를 포함할 수 있다. 회로(28)는 프로그램 가능하고, 입력 신호와 출력 신호간의 관계는 진단 형태에 따라 조절할 수 있다. 예를 들면, 아날로그 기능을 포함하도록 되어 있는 논리 회로의 고장 분석의 경우, 이러한 논리 회로의 동작은 디바이스 기능 부가 회로(28)에 의해 아날로그 기능을 부가함으로써 검증될 것이다.
도 4는 본 발명의 고속 테스트 패턴 검증 장치에서의 검증부의 또 다른 예를 도시하는 블럭도이다. 이 예에서, 검증부(34)는 복수의 테스트 패턴 메모리(351 및 352), 복수의 VCD 데이타 메모리(361 및 362), 한 쌍의 비교기(371 및 372), 및 디바이스 기능 부가 회로(38)를 포함한다. 복수의 테스트 패턴 메모리(351 및 352)는 도 2의 사이클 이벤트 변환기(22)로부터 테스트 패턴을 수신하고 이를 기억한다 각각의 메모리(351 및 352)는 두 개의 작은 용량의 메모리로 구성된다. 양호하게는, 메모리(35)는 하나의 메모리가 비교기(37)에 데이타를 제공하고 다른 메모리가 소정량의 다음 테스트 패턴을 수신하는 인터리브(interleave) 기능을 수행한다. 유사하게, 복수의 VCD 데이타 메모리(361 및 362)가 인터리브 방식으로 동작하는 두 개의 작은 용량의 메모리로 구성된다. 이러한 인터리브 동작에 의해 저렴한, 작은 용량의 메모리를 이용하여 고속의 메모리 성능을 성취한다.
비교기(371)는, 도 2의 비교기(27)와 마찬가지로, 메모리(35)로부터의 테스트 패턴 데이타와 메모리(36)로부터 테스트 중인 디바이스의 출력 데이타 간의 타이밍 관계를 비교하고, 이 두 데이타를 동기화시킨다. 비교기(371)는 테스트 패턴 데이타와 동기된 메모리(36)로부터의 출력 데이타를 디바이스 출력 데이타로서 LSI 테스터 시뮬레이터(11)에 전송한다. LSI 테스터 시뮬레이터(11)는 디바이스 출력 데이타와 기대치 데이타를 비교하여 테스트 패턴이 적합한지를 판정한다. 마찬가지로, 비교기(372)는 메모리(35)로부터의 테스트 패턴 데이타와 메모리(36)로부터의 테스트중인 디바이스의 입력 데이타 간의 타이밍 관계를 비교하고 두 데이타를 동기화한다. 비교기(371)는 테스트 패턴 데이타와 동기된 메모리(36)로부터의 입력 데이타를 디바이스 입력 데이타로서 LSI 테스터 시뮬레이터(11)에 전송한다. LSI 테스터 시뮬레이터(11)는 디바이스 입력 데이타와 테스트 패턴을 비교하여 테스트 패턴이 적합한 지를 판정한다.
비교기(371 및 372) 사이에 디바이스 기능 부가 회로(38)가 제공되어, 프로그램 가능한 방식으로, 입력 신호와 출력 신호간의 관계를 정하여 디바이스의 고장을 진단한다. 회로(38)는 LSI 디바이스에서 특정 종류의 고장을 시뮬레이션하는 것이 가능하다. 또한, 덤프 파일로부터의 테스트 패턴과 LSI 테스터 시뮬레이터로부터의 테스트 패턴 간의 관계를 정의함으로써, 테스트 패턴의 차이에 따른 디바이스 테스트 결과가 시뮬레이션될 수 있다. 또한, 통상적으로는, 논리 시뮬레이터가 아날로그 기능을 시뮬레이션할 수는 없지만, 디바이스 기능 부가 회로(38)에 의해 이러한 기능들을 부가함으로써 아날로그 기능을 갖는 논리 디바이스를 검증할 수 있다.
전술한 바와 같이, 본 발명의 반도체 집적 회로 설계 및 검증 시스템에 따르면, 전자 설계 자동화 (EDA) 환경에서 LSI 디바이스가 설계되고, 설계 단계에서의 CAD 데이타에 기초하여 작성된, LSI 디바이스를 테스트하기 위한 테스트 패턴이 고속으로 검증된다. 본 발명의 반도체 집적 회로 설계 및 검증 시스템을 이용함으로써, LSI 디바이스의 생산 단계에서 테스트 패턴이 준비된다. 따라서, LSI 디바이스를 시장에 신속하게 내놓을 수 있다. 또한, 본 발명의 반도체 집적 회로 설계 및 검증 시스템에 따르면, 실제 테스터를 이용하지 않고 소형의 전용 하드웨어에 의해 테스트 패턴을 고속으로 점검할 수 있다.
도 1은 소프트웨어로 형성된 디바이스 논리 시뮬레이터를 이용한 종래 기술의 테스트 패턴 검증 방법을 도시하는 개략도.
도 2는 본 발명의 반도체 집적 회로 설계 및 검증 시스템의 기본 구조를 도시하는 블럭도.
도 3은 본 발명의 반도체 집적 회로 설계 및 검증 시스템에서 사이클 이벤트 변환기에 의한 데이타 변환의 화상을 도시하는 개략적 파형도.
도 4는 본 발명의 반도체 집적 회로 설계 및 검증 시스템에서 검증부의 변형 구조를 도시하는 개략도.
<도면의 주요 부분에 대한 부호의 설명>
101 : 패턴 데이타
102 : 타이밍 데이타
11 : 테스터 시뮬레이터
15 : 덤프 파일
22 : 사이클 이벤트 변환기]
25, 26 : 메모리
27 : 비교기
28 : 디바이스 기능 부가 회로
43 : 논리 시뮬레이터
45 : 디바이스 모델

Claims (10)

  1. 반도체 집적 회로 설계 및 검증 시스템에 있어서,
    컴퓨터 보조 설계(CAD) 프로세스 하에서 LSI 디바이스를 설계하고, 상기 설계한 LSI 디바이스의 기능을 디바이스 논리 시뮬레이터에 의해 검증하는 전자 설계 자동화 (EDA) 환경;
    상기 전자 설계 자동화 환경에서 LSI 디바이스에 대한 CAD 프로세스의 일부로서 디바이스 논리 시뮬레이터를 실행함으로써 얻어지는, 상기 설계한 LSI 디바이스의 입출력 데이터를 포함하는 논리 시뮬레이션의 결과를 이벤트 베이스로 나타낸 데이타를 격납하는 덤프 파일- 이벤트 베이스로 나타낸 상기 입출력 데이터는 각 전환점 입출력 신호 및 소정의 기준점과 관련한 전환점의 타이밍을 정의함 -;
    이벤트 베이스로 나타낸 상기 덤프 파일의 입출력 데이타로부터 사이클 베이스로 나타낸 타이밍 데이타와 패턴 데이타를 추출하는 수단- 사이클 베이스로 나타낸 데이터는 대응하는 테스트 사이클에 대한 타이밍 및 패턴을 정의함 -;
    소프트웨어로 형성되며, LSI 테스터의 동작을 시뮬레이션하고, 사이클 베이스의 상기 타이밍 데이타와 패턴 데이타에 기초하여, 상기 LSI 디바이스를 테스트하기 위한 사이클 베이스 데이타로 형성된 테스트 패턴과 상기 LSI 디바이스의 테스트 패턴에 대한 응답 출력을 비교하기 위한 사이클 베이스의 기대치 패턴을 생성하는 LSI 테스터 시뮬레이터;
    상기 LSI 테스터 시뮬레이터로부터의 사이클 베이스의 테스트 패턴을 이벤트 베이스의 테스트 패턴으로 변환하는 사이클 이벤트 변환기;
    상기 사이클 이벤트 변환기로부터의 이벤트 베이스 테스트 패턴을 기억하는 제1 메모리;
    상기 덤프 파일로부터 얻어진 LSI 디바이스의 이벤트 베이스 입출력 데이타를 기억하는 제2 메모리; 및
    상기 제1 메모리에 기억된 데이타와 상기 제2 메모리에 기억된 데이타 간의 타이밍 관계를 비교하여 두 데이타를 동기화하고, 상기 LSI 테스터 시뮬레이터로부터의 테스트 패턴에 대응하는 상기 덤프 파일로부터의 LSI 디바이스의 출력 데이타를 추출하는 비교기
    를 포함하고,
    상기 LSI 테스터 시뮬레이터에 의하여 생성된 상기 테스트 패턴은, 상기 디바이스 논리 시뮬레이터에 의하여 상기 LSI 디바이스의 논리 시뮬레이션을 통하여 생성된 상기 덤프 파일로부터의 상기 데이터와 연관하여 검증되며, 이로써 실제 LSI 테스터 또는 LSI 디바이스를 사용하지 않고 상기 테스트 패턴을 검증하는 반도체 집적 회로 설계 및 검증 시스템.
  2. 제1항에 있어서, 상기 전자 설계 자동화 (EDA) 환경에서의 상기 디바이스 논리 시뮬레이터는 논리 시뮬레이터와, 이 논리 시뮬레이터에 의해 해석되는 언어로 기술된 디바이스 모델을 포함하고, 상기 디바이스 모델이 상기 CAD 프로세스를 통하여 설계된 상기 LSI 디바이스의 동작을 시뮬레이션하는 반도체 집적 회로 설계 및 검증 시스템.
  3. 제1항에 있어서, 상기 사이클 이벤트 변환기 및 상기 비교기는 하드웨어로 형성되는 반도체 집적 회로 설계 및 검증 시스템.
  4. 제1항에 있어서, 상기 사이클 이벤트 변환기는 소프트웨어로 형성되고 상기 비교기는 하드웨어로 형성되는 반도체 집적 회로 설계 및 검증 시스템.
  5. 제1항에 있어서, 상기 CAD 프로세스를 통하여 설계된 상기 LSI 디바이스의 기능을 부가 또는 변경하는 데이타를 제공하기 위한 디바이스 기능 부가 회로를 더 포함하는 반도체 집적 회로 설계 및 검증 시스템.
  6. 반도체 집적 회로 설계 및 검증 시스템에 있어서,
    컴퓨터 보조 설계(CAD) 프로세스 하에서 LSI 디바이스를 설계하고, 상기 설계한 LSI 디바이스의 기능을 디바이스 논리 시뮬레이터에 의해 검증하는 전자 설계 자동화 (EDA) 환경;
    상기 전자 설계 자동화 환경에서 LSI 디바이스에 대한 CAD 프로세스의 일부로서 디바이스 논리 시뮬레이터를 실행함으로써 얻어지는, 상기 설계한 LSI 디바이스의 입출력 데이터를 포함하는 논리 시뮬레이션의 결과를 이벤트 베이스로 나타낸 데이타를 격납하는 덤프 파일- 이벤트 베이스로 나타낸 상기 입출력 데이터는 각 전환점 입출력 신호 및 소정의 기준점과 관련한 전환점의 타이밍을 정의함 -;
    이벤트 베이스로 나타낸 상기 덤프 파일의 입출력 데이타로부터 사이클 베이스로 나타낸 타이밍 데이타와 패턴 데이타를 추출하는 수단- 사이클 베이스로 나타낸 데이터는 대응하는 테스트 사이클에 대한 타이밍 및 패턴을 정의함 -;
    소프트웨어로 형성되며, LSI 테스터의 동작을 시뮬레이션하고, 사이클 베이스의 상기 타이밍 데이타와 패턴 데이타에 기초하여, 상기 LSI 디바이스를 테스트하기 위한 사이클 베이스 데이타로 형성된 테스트 패턴과 상기 LSI 디바이스의 테스트 패턴에 대한 응답 출력을 비교하기 위한 사이클 베이스의 기대치 패턴을 생성하는 LSI 테스터 시뮬레이터;
    상기 LSI 테스터 시뮬레이터로부터의 사이클 베이스의 테스트 패턴을 이벤트 베이스의 테스트 패턴으로 변환하는 사이클 이벤트 변환기;
    상기 사이클 이벤트 변환기로부터의 이벤트 베이스 테스트 패턴을 기억하는 제1 메모리;
    상기 덤프 파일로부터 얻어지는, 상기 LSI 디바이스의 이벤트 베이스 입출력 데이타를 기억하는 제2 메모리;
    서로 대응하는 상기 제1 메모리에 기억된 데이타와 상기 제2 메모리에 기억된 데이타의 성분 간의 타이밍 관계를 비교하여 두 데이타를 동기화하고, 상기 LSI 테스터 시뮬레이터로부터의 테스트 패턴에 대응하는 상기 덤프 파일로부터의 LSI 디바이스의 출력 데이타를 추출하는 제1 비교기;
    서로 대응하는 상기 제1 메모리에 기억된 데이타와 상기 제2 메모리에 기억된 데이타의 성분 간의 타이밍 관계를 비교하여 두 데이타를 동기화하고, 상기 LSI 테스터 시뮬레이터로부터의 테스트 패턴에 대응하는 상기 덤프 파일로부터의 LSI 디바이스의 입력 데이타를 추출하는 제2 비교기; 및
    상기 제1 메모리와 상기 제2 메모리 사이에 제공되어, 테스트중인 LSI 디바이스에 가상적인 기능을 부가하는 데이터를 제공하는 디바이스 기능 부가 회로
    를 포함하고,
    상기 LSI 테스터 시뮬레이터에 의하여 생성된 상기 테스트 패턴은, 상기 디바이스 논리 시뮬레이터에 의하여 상기 LSI 디바이스의 논리 시뮬레이션을 통하여 생성된 상기 덤프 파일로부터의 상기 데이터와 연관하여 검증되며, 이로써 실제 LSI 테스터 또는 LSI 디바이스를 사용하지 않고 상기 테스트 패턴을 검증하는 반도체 집적 회로 설계 및 검증 시스템.
  7. 제6항에 있어서, 상기 제1 메모리와 제2 메모리 각각은 인터리브(interleave)기능을 행하는 복수의 소형 메모리를 포함하며, 데이터의 판독 및 기록이 서로 교대로 행해지는 반도체 집적 회로 설계 및 검증 시스템.
  8. 제6항에 있어서, 상기 사이클 이벤트 변환기와 상기 비교기는 하드웨어로 형성되는 반도체 집적 회로 설계 및 검증 시스템.
  9. 제6항에 있어서, 상기 사이클 이벤트 변환기는 소프트웨어로 형성되고 상기 비교기는 하드웨어로 형성되는 반도체 집적 회로 설계 및 검증 시스템.
  10. 제6항에 있어서, 상기 전자 설계 자동화 (EDA) 환경에서의 디바이스 논리 시뮬레이터는 논리 시뮬레이터와, 상기 논리 시뮬레이터에 의해 해석되는 언어로 기술된 디바이스 모델을 포함하고, 상기 디바이스 모델은 상기 CAD 프로세스를 통하여 설계된 상기 LSI 디바이스의 동작을 시뮬레이션하는 반도체 집적 회로 설계 및 검증 시스템.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7468060B2 (en) * 1998-02-19 2008-12-23 Respiratory Diagnostic, Inc. Systems and methods for treating obesity and other gastrointestinal conditions
US20060117274A1 (en) * 1998-08-31 2006-06-01 Tseng Ping-Sheng Behavior processor system and method
US7480606B2 (en) * 1998-08-31 2009-01-20 Versity Design, Inc. VCD-on-demand system and method
US6678643B1 (en) * 1999-06-28 2004-01-13 Advantest Corp. Event based semiconductor test system
DE10018206B4 (de) * 2000-04-12 2006-04-13 Conti Temic Microelectronic Gmbh Verfahren und seine Verwendung zur Fehlersimulation in einer elektrischen Baugruppe
KR100374328B1 (ko) * 2000-06-03 2003-03-03 박현숙 칩 설계 검증 및 테스트 장치 및 방법
JP2001349928A (ja) * 2000-06-06 2001-12-21 Advantest Corp 半導体試験システム
US7089517B2 (en) * 2000-09-29 2006-08-08 Advantest Corp. Method for design validation of complex IC
JP3848255B2 (ja) * 2000-10-18 2006-11-22 株式会社アドバンテスト 電子デバイス設計支援装置、電子デバイス設計支援方法、電子デバイス製造方法、及びプログラム
US6934670B2 (en) * 2001-03-30 2005-08-23 Intel Corporation Virtual test environment
US7047174B2 (en) * 2001-05-02 2006-05-16 Freescale Semiconductor, Inc. Method for producing test patterns for testing an integrated circuit
JP4574894B2 (ja) * 2001-05-10 2010-11-04 株式会社アドバンテスト 半導体試験用プログラムデバッグ装置
DE10155131B4 (de) * 2001-11-12 2006-01-26 Ifm Electronic Gmbh Sensor bzw. Füllstandsmeßgerät sowie Schutzgehäuse für ein elektronisches Gerät bzw. einen Füllstandssensor
US6678875B2 (en) 2002-01-25 2004-01-13 Logicvision, Inc. Self-contained embedded test design environment and environment setup utility
US6944837B2 (en) * 2002-12-20 2005-09-13 Agilent Technologies, Inc. System and method for evaluating an integrated circuit design
US20050050503A1 (en) * 2003-08-25 2005-03-03 Keller S. Brandon Systems and methods for establishing data model consistency of computer aided design tools
EP1555675B1 (en) * 2004-01-15 2007-07-04 Infineon Technologies AG An apparatus for determining the access time and/or the minimally allowable cycle time of a memory
JP4558405B2 (ja) * 2004-08-17 2010-10-06 株式会社アドバンテスト 試験エミュレータ、エミュレーションプログラム、及び半導体デバイス製造方法
US7673292B2 (en) * 2005-01-11 2010-03-02 International Business Machines Corporation Auto conversion of tests between different functional testing tools
US7408336B2 (en) * 2005-10-26 2008-08-05 International Business Machines Corporation Importation of virtual signals into electronic test equipment to facilitate testing of an electronic component
JP2008118297A (ja) * 2006-11-01 2008-05-22 Matsushita Electric Ind Co Ltd デジタルビデオデータ検査システム及び半導体装置
US8090999B2 (en) * 2008-06-10 2012-01-03 Micron Technology, Inc. Memory media characterization for development of signal processors
JP2009031297A (ja) * 2008-08-22 2009-02-12 Advantest Corp 半導体試験システム
JP2009063567A (ja) * 2008-08-22 2009-03-26 Advantest Corp 半導体試験システム
US8620638B1 (en) * 2008-12-15 2013-12-31 Xilinx, Inc. Method of performing a simulation of a design under test and a circuit for enabling testing of a circuit design
US9430596B2 (en) * 2011-06-14 2016-08-30 Montana Systems Inc. System, method and apparatus for a scalable parallel processor

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07263564A (ja) * 1994-03-24 1995-10-13 Hitachi Ltd 大規模集積回路の設計方法
US5535223A (en) * 1993-05-28 1996-07-09 Sun Microsystems, Inc. Method and apparatus for the verification and testing of electrical circuits
US5629877A (en) * 1993-06-24 1997-05-13 Nec Corporation Process and device composite simulation system and simulation method
JPH1019986A (ja) * 1996-07-03 1998-01-23 Nec Corp Ｃｍｏｓ集積回路の故障診断装置及び故障診断方法
KR19980042220A (ko) * 1996-11-29 1998-08-17 세끼자와다다시 대규모 집적회로장치의 제조방법 및 대규모 집적회로장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3723868A (en) * 1972-01-21 1973-03-27 Gen Dynamics Corp System for testing electronic apparatus
US3916306A (en) * 1973-09-06 1975-10-28 Ibm Method and apparatus for testing high circuit density devices
US4293950A (en) * 1978-04-03 1981-10-06 Nippon Telegraph And Telephone Public Corporation Test pattern generating apparatus
US4204633A (en) * 1978-11-20 1980-05-27 International Business Machines Corporation Logic chip test system with path oriented decision making test pattern generator
JP2579327B2 (ja) * 1987-12-04 1997-02-05 富士通株式会社 半導体集積回路
US5619512A (en) * 1993-11-08 1997-04-08 Nippondenso Co., Ltd. Integrated circuit having self-testing function
US5745501A (en) * 1995-10-20 1998-04-28 Motorola, Inc. Apparatus and method for generating integrated circuit test patterns
KR100212608B1 (ko) * 1996-01-12 1999-08-02 가네꼬 히사시 Cmos 집적 회로 고장 진단 장치 및 진단 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5535223A (en) * 1993-05-28 1996-07-09 Sun Microsystems, Inc. Method and apparatus for the verification and testing of electrical circuits
US5629877A (en) * 1993-06-24 1997-05-13 Nec Corporation Process and device composite simulation system and simulation method
JPH07263564A (ja) * 1994-03-24 1995-10-13 Hitachi Ltd 大規模集積回路の設計方法
JPH1019986A (ja) * 1996-07-03 1998-01-23 Nec Corp Ｃｍｏｓ集積回路の故障診断装置及び故障診断方法
KR19980042220A (ko) * 1996-11-29 1998-08-17 세끼자와다다시 대규모 집적회로장치의 제조방법 및 대규모 집적회로장치

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