[go: up one dir, main page]

CN107844678B - 包含IP/Memory时序路径的spice仿真方法 - Google Patents

包含IP/Memory时序路径的spice仿真方法 Download PDF

Info

Publication number
CN107844678B
CN107844678B CN201711392262.7A CN201711392262A CN107844678B CN 107844678 B CN107844678 B CN 107844678B CN 201711392262 A CN201711392262 A CN 201711392262A CN 107844678 B CN107844678 B CN 107844678B
Authority
CN
China
Prior art keywords
time sequence
spice
path
memory
verilog
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711392262.7A
Other languages
English (en)
Other versions
CN107844678A (zh
Inventor
杨自锋
郭超
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Empyrean Technology Co Ltd
Original Assignee
Huada Empyrean Software Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huada Empyrean Software Co Ltd filed Critical Huada Empyrean Software Co Ltd
Priority to CN201711392262.7A priority Critical patent/CN107844678B/zh
Publication of CN107844678A publication Critical patent/CN107844678A/zh
Application granted granted Critical
Publication of CN107844678B publication Critical patent/CN107844678B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
    • G06F30/3312—Timing analysis
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

一种包含IP/Memory时序路径的spice仿真方法，包括以下步骤：读取当前工艺条件下的包含IP/Memory的时序库文件，分析每个IP/Memory输入、输出引脚的时序沿；读取关键路径以及对应的Spice Deck文件，找出关键路径上的IP/Memory器件；根据Spice deck中的时序沿，从时序库文件中给定的二维表信息建立Verilog‑A模型，得到器件的延时以及输出的跳变值再从时序库文件中获取引脚上的电容值，加入到spice中；将所述Verilog‑A模型代入Spice Deck，从而仿真整条路径。本发明的方法，在不影响精度的前提下可以显著加快仿真的速度。从而使得仿真多条包含IP/Memory路径，在实际应用可以被广大工程师接受。

Description

包含IP/Memory时序路径的spice仿真方法
技术领域
本发明涉及电子设计自动化EDA技术领域，特别是涉及一种包含IP/Memory时序路径的spice仿真方法。
背景技术
在集成电路设计的过程中，时序的分析及签核（sign-off）通常使用静态时序分析（STA）来完成，但是在工艺越来越先进的情况下，STA的结果会变得不合理，尤其是不能准确的反应出工艺的偏差，从而会影响到整个芯片设计周期以及最终产品的良率。
针对上述的问题，越来越多的工程师采用spice仿真的方式来完成时序的分析以及sign-off。通过对关键路径的仿真来确保整个芯片的时序质量，此外还可以在任意电压下仿真，其准确性及灵活性方面较STA方式都有明显的优势。
然而，现有的spice仿真也存在明显不足，如速度普遍较慢，需要的spice 网表不容易产生，此外对于存在IP/Memory的时序路径无法仿真等。尤其是第三项，其原因在于IP的完整电路网表很多时候都不提供，而且即使提供也无法对整条的时序路径进行仿真。这就在很大程度上制约了spice仿真的应用。
发明内容
为了解决现有技术存在的不足，本发明的目的在于提供一种包含IP/Memory时序路径的spice仿真方法，通过将时序库文件中IP/Memory相关数据提取出来，产生spice仿真所需信息，从而可以快捷实现整条时序路径的仿真。
为实现上述目的，本发明提供的包含IP/Memory时序路径的spice仿真方法，包括以下步骤：
（1）读取当前工艺条件下的包含IP/Memory的时序库文件，分析每个IP输入、输出引脚的时序沿；
（2）读取关键路径以及对应的Spice Deck文件，找出关键路径上的IP/Memory器件；
（3）根据Spice deck中的时序沿，从时序库文件中给定的二维表信息来产生Verilog-A模型，得到器件的延时以及输出的跳变值或从时序库文件中获取引脚上的电容值，加入到spice中；
（4）将所述Verilog-A 模型代入Spice Deck，从而仿真整条路径。
进一步地，步骤（3）所述根据Spice deck中的时序沿，从时序库文件中给定的二维表信息来产生Verilog-A模型，得到器件的延时以及输出的跳变值的步骤，包括，
当IP/Memory在时序路径的起始点或中间节点时，根据Spice deck中的时序沿，从时序库文件中给定的二维表信息建立Verilog-A模型；
利用所述Verilog-A模型，计算出整个器件的延时以及输出的跳变值，作为下一级器件的输入值。
进一步地，步骤（3）所述从时序库文件中获取引脚上的电容值，加入到spice中的步骤，包括，当IP/Memory在时序路径的结束点时，从时序库文件中获取引脚上的电容值，加入到spice中。
更进一步地，所述建立Verilog-A模型，进一步包括以下步骤：
抽取出器件的时序路径信息，将非直接相连的引脚设置为固定电平值；
根据输入跳变值和输出负载的二维表建立Verilog-A模型。
在目前的大规模片上系统（SOC）设计中，很多关键路径都存在IP/Memory器件。通过读取相关的时序库文件，使用简化的模型来代替原来的IP/Memory网表，进一步精简冗余数据信息，在不影响精度的前提下可以显著加快仿真的速度。从而使得仿真多条包含IP/Memory路径，在实际应用可以被广大工程师接受。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，并与本发明的实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：
图1为根据本发明的包含IP/Memory时序路径的spice仿真方法的流程图；
图2为根据本发明的包含IP/Memory时序路径的spice仿真方法的一实施方式的示意图；
图3为根据本发明的包含IP/Memory时序路径的spice仿真方法的另一实施方式的示意图。
具体实施方式
以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
图1为根据本发明的包含IP/Memory时序路径的spice仿真方法的流程图，下面将参考图1，对本发明的包含IP/Memory时序路径的spice仿真方法进行详细描述。
在步骤101，读取当前工艺条件下的包含IP/Memory的时序库文件，分析每个IP输入、输出引脚的时序沿。
在步骤102，读取关键路径以及对应的Spice Deck文件，找出关键路径上的IP/Memory器件。
其中，IP/Memory在时序路径上的位置有三种：在路径的结束点，在路径的起始点以及在路径的中间节点。
在步骤103，如果IP/Memory在时序路径的起始点或中间节点，则要根据Spicedeck中的时序沿（即输入和输出引脚以及上升或下降沿）从时序库文件中给定的二维表信息建立Verilog-A 模型。
其中，从静态的时序库文件中抽取信息建立动态模型，实现过程如下：抽取出器件的时序路径信息，比如输出引脚和输入引脚之间的关系和相应的跳变沿；把非直接相连的引脚设置为固定电平值，根据输入跳变时间和输出负载的二维表建立简化的Verilog-A模型；在待分析的关键路径所给定的条件下，利用上述的模型计算出整个器件的延时以及输出的跳变值，作为下一级器件的输入值。
可选地，在步骤103，如果IP/Memory在时序路径的结束点，只需从时序库文件中获取管脚上的电容值，加入到spice中去即可。
在步骤104，将步骤103中产生的Verilog-A 模型代入Spice Deck，从而仿真整条路径。
将上一步骤产生的Verilog-A 模型代入Spice Deck，就可以把断掉的仿真通路打通，进而仿真整条路径。
下面结合具体的实施方式，详细的阐述本发明的包含IP/Memory时序路径的spice仿真方法，针对IP/Memory出现在路径上位置的不同的具体实施过程。
图2为根据本发明的包含IP/Memory时序路径的spice仿真方法的一实施方式的示意图。
如图2所示，IP出现在了Capture时钟路径的末端。此时，不需要计算IP本身的延时，只需要把时序库文件中的引脚电容取出来，加到其驱动端的负载上仿真计算其驱动线网上的延时。
图3为根据本发明的包含IP/Memory时序路径的spice仿真方法的另一实施方式的示意图。
如图3所示，IP出现在了Launch时钟路径的末端。此时的仿真需要信号穿过该IP。假设该路径从IP的输入引脚 A到IP的输出引脚 Q，需要从时序库文件中找到Q的功能真值表。通常情况下，输出引脚的状态值取决于多个输入引脚之间的相互逻辑关系，建立模型时要把整个真值表包含进去。最后使用建立的简易模型仿出实际的延时值和输出的跳变值，作为下一级的输入使用。
当IP出现在路径的数据路径的中间点时（图中未示出），处理方法与图3类似。
本领域普通技术人员可以理解：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (2)

1.一种包含IP/Memory时序路径的spice仿真方法，包括以下步骤：
（1）读取当前工艺条件下的包含IP/Memory的时序库文件，分析每个IP输入、输出引脚的时序沿；
（2）读取关键路径以及对应的Spice Deck文件，找出关键路径上的IP/Memory器件；
（3）根据Spice deck中的时序沿，从时序库文件中给定的二维表信息建立Verilog-A模型，得到器件的延时以及输出的跳变值
或从时序库文件中获取引脚上的电容值，加入到spice中；
（4）将所述Verilog-A 模型代入Spice Deck，从而仿真整条路径，
步骤（3）所述根据Spice deck中的时序沿，从时序库文件中给定的二维表信息来建立Verilog-A模型，得到器件的延时以及输出的跳变值的步骤，包括，
当IP/Memory在时序路径的起始点或中间节点时，根据Spice deck中的时序沿，从时序库文件中给定的二维表信息建立Verilog-A模型；
利用所述Verilog-A模型，计算出整个器件的延时以及输出的跳变值，作为下一级器件的输入值，或者
当IP/Memory在时序路径的结束点时，从时序库文件中获取引脚上的电容值，加入到spice中。
2.根据权利要求1所述的包含IP/Memory时序路径的spice仿真方法，其特征在于，所述建立Verilog-A模型，进一步包括以下步骤：
抽取出器件的时序路径信息，将非直接相连的引脚设置为固定电平值；
根据输入跳变值和输出负载的二维表建立Verilog-A模型。
CN201711392262.7A 2017-12-21 2017-12-21 包含IP/Memory时序路径的spice仿真方法 Active CN107844678B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201711392262.7A CN107844678B (zh) 2017-12-21 2017-12-21 包含IP/Memory时序路径的spice仿真方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711392262.7A CN107844678B (zh) 2017-12-21 2017-12-21 包含IP/Memory时序路径的spice仿真方法

Publications (2)

Publication Number Publication Date
CN107844678A CN107844678A (zh) 2018-03-27
CN107844678B true CN107844678B (zh) 2020-05-12

Family

ID=61684102

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711392262.7A Active CN107844678B (zh) 2017-12-21 2017-12-21 包含IP/Memory时序路径的spice仿真方法

Country Status (1)

Country Link
CN (1) CN107844678B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111553120A (zh) * 2020-05-12 2020-08-18 北京华大九天软件有限公司 一种数字电路局部时钟网络spice网表的生成方法
CN112613262B (zh) * 2020-12-14 2023-03-24 海光信息技术股份有限公司 快速验证ip关键路径时序的方法、装置及电子设备
CN114943156A (zh) * 2022-06-22 2022-08-26 中国农业银行股份有限公司 一种功耗评估方法、装置、设备、介质及产品
CN117473915B (zh) * 2023-11-16 2024-08-27 中科南京智能技术研究院 一种自动化建立电路ip时序库的方法
CN117422030A (zh) * 2023-12-19 2024-01-19 芯耀辉科技有限公司 动态时序的检查方法及装置、存储介质和电子设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102176215A (zh) * 2011-03-24 2011-09-07 中国科学院上海微系统与信息技术研究所 一种soi场效应晶体管spice模型系列的建模方法
CN103093016A (zh) * 2011-11-04 2013-05-08 上海华虹Nec电子有限公司 简化存储器后仿网表来实现大容量存储器仿真的方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4750665B2 (ja) * 2006-10-06 2011-08-17 富士通株式会社 タイミング解析方法および装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102176215A (zh) * 2011-03-24 2011-09-07 中国科学院上海微系统与信息技术研究所 一种soi场效应晶体管spice模型系列的建模方法
CN103093016A (zh) * 2011-11-04 2013-05-08 上海华虹Nec电子有限公司 简化存储器后仿网表来实现大容量存储器仿真的方法

Also Published As

Publication number Publication date
CN107844678A (zh) 2018-03-27

Similar Documents

Publication Publication Date Title
CN107844678B (zh) 包含IP/Memory时序路径的spice仿真方法
CN107256303B (zh) 快速获取数字门级电路内部节点仿真状态的方法
KR100521289B1 (ko) 트랜지스터 회로의 타이밍 특성 추출 방법, 타이밍 특성라이브러리를 기억한 기억 매체, ｌｓｉ의 설계 방법, 및게이트 추출 방법
JPH04211871A (ja) 論理設計の検証支援システム
JPH05143674A (ja) 回路図形データベースからの自動論理モデル作成方法
US20050102640A1 (en) Verification apparatus, verification method, and program
CN111553120A (zh) 一种数字电路局部时钟网络spice网表的生成方法
US8069024B1 (en) Replicant simulation
US8346527B2 (en) Simulating an operation of a digital circuit
CN107784185B (zh) 一种门级网表中伪路径的提取方法、装置及终端设备
US8306802B2 (en) Method for modeling an HDL design using symbolic simulation
CN116029239B (zh) 静态时序分析方法及其系统、计算机可读取介质
US10176283B2 (en) Equivalence checking of analog models
US7747972B2 (en) Methods and apparatuses for timing analysis of electronic circuits
CN117350208A (zh) 时序逻辑元件性能检查方法及设备
CN105447215A (zh) 数字电路设计方法及相关的系统
US10430535B2 (en) Verification support program medium, verification support method, and information processing device for verification of a circuit
US12073159B2 (en) Computing device and method for detecting clock domain crossing violation in design of memory device
CN110991130A (zh) 一种利用电路仿真检查标准单元时序库的方法
US5715170A (en) Apparatus for forming input data for a logic simulator
CN112861455B (zh) Fpga建模验证系统及方法
CN116911219A (zh) 用于逻辑系统设计的仿真的方法、电子设备和存储介质
US20050229127A1 (en) Method for verifying adequate synchronisation of signals that cross clock environments and system
JP2010257003A (ja) 論理等価性検証システム、論理等価性検証方法、半導体集積回路の製造方法、制御プログラムおよび可読記憶媒体
CN112613185A (zh) 一种复合电流源噪声的建模方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: 100102 floor 2, block a, No.2, lizezhong 2nd Road, Chaoyang District, Beijing

Patentee after: Beijing Huada Jiutian Technology Co.,Ltd.

Address before: 100102 floor 2, block a, No.2, lizezhong 2nd Road, Chaoyang District, Beijing

Patentee before: HUADA EMPYREAN SOFTWARE Co.,Ltd.

CP01 Change in the name or title of a patent holder