Claims (3)
Изобретение относитс к вычислитель ной гахнике и может быть использовано совместно с генератором рандомизи - рованных псевдослучайных чисел, либо с любым другим генератором, вырабатывающим случайную последовательность двоичных символов в качестве преобразовател кодг-веро тность дл стохастических вьгаислительных машин, у которых случайное по вление импульсов возможно лишь в строго фиксированные моменты времени (такты), а также в качестве устройства дл сравнени двоичных чисал Известен веро тностный преобразователь с последовательным пострЬением устройства преобразовани , содержащий П -разр дный регистр преобразуемого числа, распределитель И1 шульсов, последовательную схему и логическую схему, Последовательна схема содержит комбинационные элементы и элементы пам тиW Недостатком устройства вл етс его низкое быстродействие вследствие TCffO, что результат преобразовани вьадаетс за п -тактов. Известно также устройство дл сравнени чисел, содержащее дешифратор, входы которого подключены к шинам младШИ .Х разр дов первого двоичного числа, схема ИЛИ, и инверторы J Недостатками устройства вл$потс его узкое функциональное назначение, TaiK как сравниваемые числа находитс в единичном позиционном и единичном нормальном кодах, а также сложность устройства, так как дл преобразовани двоичного кода в единичный необходимы дешифраторы. Наиболее близким по технической сущности к предложенному вл етс веро тностный преобразователь с параллельным выполнением устройства преобразовани , Известный веройтностный преобразователь содержит Л -разр дный регистр преобразуемого числа, (п-1) схему ИЛИ, (3 п -2) схемь И, причем на входы И подключены пр мой и инверсный выходы регистра преобразуемого числа и значение разр да псевдослучайного числа и его инверсии. Выходы ссхэтгветствую щих схем И подключены к входам схем ИЛИ. Преобразователь предназначен дл сравнени в каждом такте случайного двоичного числа i , j,, ...X-p}i вьфабатьшаемого генератором сл чайньгх чи сел, с кодом детерминированного числа (, oi;j, ,... . случае, если X Л выходе по вл етс символ , в про тивном случае - символ 0 З. Недостатками известного устройства вл ютс сравнительно малое быстродействие и относительна сложность. Целью изобретени вл етс повышение быстродействи , а также упрощение устройства. Цель достигаетс тем, что в преобра зователь код - веро тность, содержащий генератор псевдослучайных чисел, (п-1 элементов ИЛИ, п -разр дный регистр преобразуемого числа, вькоды которого соединены соответственно с первыми вхо дами о элементов И, введены (п-1) элементов НЕ, о сумматоров по модулю два и о -входовой элемент ИЛИ, входы которого соединены соответственно с выходами п элементов И, первые аходы сумматоров по модулю два соединены соответственно с выходами п -разр дного регистра преобразуемого числа, вторые входы сумматоров но модулю два подключены соответственно к выхойам Генерато ра псёвдослучайнь чисел, выход ( -го ( i -2 - п ) сукшатора по модулю два подключен к первому аходу J- -го ( 1-( 1П-2)) элемента ИЛИ, выкод которого подключен к второму ахо ду ( -1-1)-го элемента ИЛИ, к входу (К4-1)-ого (к 1-(п-1) элемента НЕ и к второму входу ( I +1)-ого элемента И, третий вход которого соединей с вь ходом i -ого элемента НЕ, выход парь вого сумматора по модулю два подключен к второму входу первого элемента ИЛИ; к второму входу первого элемента И, входу t -ого элемента НЕ, выход h -входового элемента ИЛИ вл етс выходом преобразовател На фиг. 1 приведена структурна схема предлагаемого преобразовател ; на фиг. 2 - функциональна схема ripifeобразовател код-веро тность дл Y 3 Преобразователь код-веро тность со стоит из п -разр дного регистра Ij преобразуемого чнс а, п- сумматс х 2 по модулю два, (h-l) элементов 3 ИЛИ( п -1) элементов 4 НЕ , п эле- ментов 5 И, одного П -аходового элемента 6 ИЛИ, генератора псевдослучайных чисел. Регистр 1 представл ет собой стандартный п -разр дный регистр двоичного числа, предназначенный дл хранени кода преобразуемого числа. Значение -го разр да регистра совместно с -ым разр дом псевдослучайного числа подано на 1 -ый сумматор 2 по модулю два, выполн ющий операцию сложени по модулю два. Выход ( -ого сумматора по модулю два подключен к аходу ( -1) элемента 3 ИЛИ, на другой вход которого подан сигнал с ( -2) элемента ИЛИ, j -ый элемент ИЛИ выполн ет операцию логического сложени . К входам ( -ого элемента 5 И, выпопшпоще- го операцию логического умножени , подключены выходы ( -Г)-го элемента ИЛИ, выход (к-1)-го элемента 4 НЕ, который осуществл ет инверсию выходного сигнала ( i -2)-го элемента ИЛИ, а также на один из входов i -ого элемента И поступает значение i -го разр да кода преобразуемого числа из регистра 1. К | -ому входу п -аходового элемента 6 ИЛИ, формирующего выходной сигнал преобразовател , подключен выход i- -ого элемента И.. Преобразователь работает следующим образом. В начальный момент на аходы сумматоров 2 по модулю два поступают значени разр дов кода преобразуемого числа А а,,cii,ji,.., О(п} и значени разр дов псевдослучайного числа с генератора 7x{X,., SaTSM код, сформированный на вькодах сумматоров по модулю два, сравниваетс на элементах 3 ИЛИ, с кодом, полученным на выходах предыдущих элемейТов ИЛИ, выходной сигнал с элементов 3 ИЛИ инвертируетс и совместно с неинвертируемым выходным сигналом последующего элемента ИЛИ и значени ми разр дов кода преобразуемого числа А поступает на элемент 5 И, сигнал с выходов элементов И поступает на многовходовой элемент 6 ИЛИ, на выходе которого формируетс сигнал р , вл ющийс выходным сигналом преобразовател , причем сигнал Р принимает значение 1 при выполнении услови А Л , и значение О при условии А)ч . При конкретной реализации преобразовател во избежание эффекта гонок целесообразно выходную последовательность случайных импульсов стробировать. Преимущества предлагаемого преобразовател код-веро тность заключаютс в повышении быстродействи устройства. При реализации веро тностного преобразовател совместно с генератором рандомизированных псевдослучайных ЧйСед: устройство отличаетс простотой технической реализации и минимальными затра тами оборудовани . Использование предлагаемого устройства возможно не «тол ко как преобразовател код-веро тность, а и как устройства дл сравнени двоичных чисел. Реализаци устройства на ссюременной элементной базе позволит достигнуть высоких технико-экономических показателей. Формула изобретени Преобразов-атель код-веро тность, содержащий генератор псевдослучайных чисел , (п -1) элементов ИЛИ, п -разр д ный регистр преобразуемого числа, вььходы которого соединены соответственно с первыкш входами п элементов И, отличающийс тем, что, с целью увеличени быстродействи, он содержит (n-l) элементе НЕ, п сумматоров по модулю два и п -аходовой элемент ИЛИ, входы которого соединены соответственно с выходами п элемен-, тов И, первые входы сумматоров по модулю два соединены соответственно с выходами п -разр дного регистра преобразуемого числа, вторые входы сумматоров по модулю два подключень соответст венно к выходам генератора псевдослучайных чисел, выход i -го (i -2-п) сумматора по модулю два подключен к первому входу -го ((o -2)) элемента ИЛИ, выход которого подкгаочен к втфому входу ( j +1)-го элемента ИЛИ, к нходу (к +1)-го ((п-1) элемента НЕ и к второму входу (i +1)-го элемента И, третий вход которого соединен с выходом jf- -ого элемента НЕ, ВЬРход первого сумматора по модулю два подключен к второму входу первого элемента ИЛИ, к Ьторому входу первого элемента И, ьходу п -ого элемента НЕ, выход П -входового элемента ИЛИ вл етс выходом преобразовател . Источники информации, прин тые во внимание при экспертизе 1.Яковлев В. В. и Федоров Р. Ф. Стохастические вычислительные машинь}, Машиностроение, 1974, с. 84. The invention relates to a computational gahnik and can be used in conjunction with a generator of randomized pseudo-random numbers, or with any other generator that generates a random sequence of binary symbols as a code-to-probability converter for stochastic exponential machines, in which random appearance of pulses is possible only at strictly fixed points in time (cycles), and also as a device for comparing binary numbers. A probabilistic converter with A conversion device with a P-discharge register of the number to be converted, a pulse distributor I1, a sequential circuit and a logic circuit. The sequential circuit contains combinational elements and memory elements. The disadvantage of the device is its low speed due to TCffO, that the result of the conversion is due to n - cycles. It is also known a device for comparing numbers containing a decoder, the inputs of which are connected to the busses of the first. X bits of the first binary number, the OR circuit, and inverters. J The drawback of the device is its narrow functionality, TaiK as compared numbers is in a single positional and a single normal codes, as well as the complexity of the device, since decoders are needed to convert a binary code to a single one. The closest in technical essence to the proposed is a probabilistic converter with parallel execution of a conversion device. The well-known validity converter contains an L -digit register of the number to be converted, (n-1) OR circuit, (3 p-2) AND circuit, and Both the direct and inverse outputs of the register of the number being converted and the value of the pseudo-random number and its inversion are connected. The outputs of the circuit with the AND circuits are connected to the inputs of the OR circuits. The converter is designed to compare in each clock cycle the random binary number i, j ,, ... Xp} i of the output of the generator of the cum numbers, with the code of the deterministic number (, oi; j,, .... If XL output is a symbol, otherwise it is a symbol 0 H. The disadvantages of the known device are relatively low speed and relative complexity. The aim of the invention is to increase speed and simplify the device. The goal is that the converter code containing a pseudo generator Random numbers, (n-1 OR elements, n-bit register of the number to be converted, whose codes are connected respectively with the first inputs of AND elements, are entered (n-1) elements of NOT, o modulators two and o-input element OR whose inputs are connected respectively to the outputs of the I elements, the first passes of modulo-two adders are connected respectively to the outputs of the n-digit register of the number being converted, the second inputs of the adders but module two are connected respectively to the outputs of the Pseudo Random Number generator, output (-th (i-2 - p) auxiliary modulo two is connected to the first pass of the J- th (1- (1P-2)) OR element, the code of which is connected to the second channel (-1-1) of the OR element, to the input ( K4-1) -th (to 1- (p-1) element NOT and to the second input (I +1) -th element AND, the third input of which is connected to the i-th element NOT, output of the modulo adder two connected to the second input of the first element OR; to the second input of the first element AND, the input of the tth element NOT, the output of the h input element OR is the output of the converter. In FIG. 1 shows the flow chart of the proposed converter; in fig. 2 - functional diagram of the ripifeformator code-probability for Y 3 The converter-code-probability consists of a n-bit register Ij of the convertible number, a, n is the total x 2 modulo two, (hl) of elements 3 OR (n -1) elements 4 are NOT, p elements are 5 AND, one P is an input element 6 OR, a pseudo-random number generator. Register 1 is a standard n-bit binary number register for storing the code of the number being converted. The value of the -th register bit, together with the -th bit of the pseudo-random number, is applied to the 1st modulo-2 adder 2, which performs the addition operation modulo two. The output (of the second modulo adder is connected to the output (-1) of element 3 OR, to another input of which a signal is sent from (-2) element OR, the jth element OR performs a logical addition operation. To the inputs of (the element) 5 AND, due to the logical multiplication operation, the outputs (-G) of the OR element, the output of (k-1) -th element 4 of HE, which inverts the output signal of the (i -2) -th element OR, and also the value of the i-th digit of the code of the number to be converted from register 1 goes to one of the inputs of the i-th element. To the | -th input of the n-th element 6 OR, forming the output signal of the converter, is connected to the output of the i -th element AND .. The converter works as follows: At the initial moment, modulo two adders of the converters 2 receive the code bits of the converted number A a, cii, ji, .. , O (n} and pseudo-random number bits from the 7x {X,., SaTSM code generated on the modulo two codes of the modulators are compared on elements 3 OR, with the code obtained at the outputs of the previous elements OR, the output signal from the elements 3 OR is inverted and in conjunction with non-inverted The output signal of the subsequent element OR and the code bits of the converted number A are fed to element 5 AND, the signal from the outputs of elements AND is fed to the multi-input element 6 OR, the output of which produces a signal p, which is the output signal of the converter, and the signal P receives a value of 1 when the condition A is met, and a value of O under condition A) h. With a specific implementation of the converter, in order to avoid the effect of racing, it is advisable to output the output sequence of random pulses. The advantages of the proposed code-to-speed converter are to improve the speed of the device. When implementing a probabilistic converter in conjunction with a randomized pseudo-random generator, the device is characterized by simplicity of technical implementation and minimal equipment costs. The use of the proposed device is not possible only as a code-probability converter, but also as a device for comparing binary numbers. The implementation of the device with a modular element base will allow to achieve high technical and economic indicators. The invention code-probability converter, containing a pseudo-random number generator, (n -1) OR elements, n -different register of the converted number, whose inputs are connected respectively to the first inputs of the n elements AND, characterized in that increase in speed, it contains (nl) element NOT, n modulators two and n -watch element OR, whose inputs are connected respectively to the outputs of n elements, And, the first inputs of modulators two are connected respectively to the n-discharge outputs register of the number to be converted, the second inputs of modulo adders are two connected respectively to the pseudo-random number generator outputs, the output of the i-th (i -2-n) modulo-two is connected to the first input of the i-th ((o -2)) OR element which is connected to the input input (j +1) of the element OR, to the turn (to +1), the (input) of the element NOT and to the second input of the (i +1) -th element AND, whose third input is connected with the output of the jf-th element NOT, the first modulo adder modulo two is connected to the second input of the first element OR, to the second input of the first element AND, to the input n - o element NO, the output of the n-input element OR is the output of the converter. Sources of information taken into account in the examination 1. V. V. Yakovlev and R. F. Fedorov. Stochastic Computing Machines}, Mashinostroenie, 1974, p. 84
2.Авторское свидетельство СССР 443383, кл. q Об F 7/02, БИ № 34, 1974. , 2. Authors certificate of the USSR 443383, cl. q On F 7/02, BI number 34, 1974.,
3.Яковлев В. Ф. , Федоров Р. Ф. Стохастические вычислительные машины, Машиностроение, 1974, с. 8-1 (прототип ).3. Yakovlev V. F., Fedorov R. F. Stochastic Computers, Mashinostroenie, 1974, p. 8-1 (prototype).
V46S50V46S50
фиг. гFIG. g