Изобретение относитс к вычислительной технике и может найти применение в цифровых устройствах различного назначени , например в электронных цифровых вычислительных машинах, цифровых измерительных приборах и цифровых преобразовател х . По основному авт.свид. °- 606200 известно устройство дл синхронизации импульсов, содержащее первый элемент НЕ,вход которого соединен с шиной асинхронных импульсов, а выход - с первым входом первого элемента И и первым вхо дом входного триггера, второй вход которого соединен с выходом второго элемента И, а первый выход - с вторым вхо дом первого элемента И, третий вход которого . через второй элемент НЕ соединен с шиной синхронизирующих импульсов и с первым входом третьего элемента И, второй вход которого подключен к второму выходу входного триггера, а выход соединен с первым входом выходного триг гера, второй вход которого подключен к выходу первого элемента И, причём выход выходного триггера соединен с первым входом второго элемента И, второй вход которого с входом второго элемента НЕ, а выход третьего элемента Vi соединен с третьим входом входного триггера, третий вход второго элемента И соединен с вторым входом выходного триггера, третий вход которого соединен с третьим входом третьего и с выходом второго элемента И IJ . Однако в устройстве возможно формирование сигнала помехи на выходе устройства в момент нарастани переднего фронта входного асинхронного импульса вслучае, е.сли врем нарастани переднего |ронта входного асинхронногоимпульса превышает врем срабатывани входного триггера и элемента И, управл ющего единичным выходом этого триггера. В резуль-рате снижаетс надежность работы устройства. Цель изобретени - повышение надежности работы устройства. Поставленна цель достигаетс тем, мто в устройстве дл синхронизации импульсов , содержащем первый элемент НЕ, вход которого .соединен с шиной асинхронных импульсов, а выход - с первым входом первого элемента И и первым вхо дом входного триггера, второй вход которого соединен с выходом второго элемент И, а первый выход - с вторым входом пе вого элемента И, третий вход -которого , через второй элемент НЕ соединен с шиной синхронизирующих импульсов и с первым входом третьего элемента И, вто рой вход которого подключен к второму выходу входного триггера, а выход соецинен с первым входом выходного триггера , второй вход которого подключен к выходу первого элемента. И, причем выход выходного триггера соединен с первы входом второгоэлемента И, второй аход которого соединен с. входом второго элемент . НЕ, а выход третьего элемента И соединен с третьим входом входного триг гера, третий вход второго элемента И со динен с вторым входом выходного триггера , третий вход которого соединен с третьим входом третьего и с выходом вт рого элемента И, выход первого элемента НЕ соединен с четвертым входом выходного триггера и с четвертым входом второго элемента И. На чертеже изображена структурна электрическа схема устройства. Устройство дл синхронизации импульсов содержит входной триггер 1, элементы 2-3 НЕ, элементы 4-6 И, выходной триггер 7, шину 8 асинхронных импульсов и шину 9, синхроннзируюишх импульсов . Выходом 10 устройства вл етс вы ход элемента 6 И. Устройство работает следуюшнм образом . При поступлении входного асинхронного импульса на шину 8 устройства, тр гер 1 устанавливаетс в состо ние 1. При этом с единичного выхода этого тр гера на второй вход элемента 4 И посту пает разрешающий сигнал, а с нулевого хода на первый вход элемента 5 И - запрешающий сигнал. В течение промежутк времени, равного длительности входного асинхронного импульса, на первый вход элемента 4 И подаетс запрещающий сиг нал с выхода элемента 3 НЕ. По истече нии промежутка времени, равного длительноса и входного асинхронного импуль . са, сигнал на первом входе элемента 4 ст ноЕитс также разрешающим. В пауза ежду синхронизирующими импульсами, оступаюшими на шину 9 синхронизирующих импульсов, на выходе элемента 2 НЕ, ормируютс разрец аюшие сигналы, посупшощие на третий вход элемента 4 И и на второй вход элемента 5 И, При совпадении разрешающих сигналов на первом, втором и третьем входах элемента 4 И на выходе этого элемента формируетс импульс .который устанавливает в состо ние 1 триггер 7 и удерживает в закрытом состо нии элемент 6 И. С единичного выхода этого триггера на первый вход элемента 6 И поступает разрешающий сигнал. На выходе элемента 6 И формируетс сигнал при по влении на его втором входе синхроимпульса с шины 9 синхронизирующих импульсов. Сигнал с выхода элемента 6 И поступает на выход 10 устройства, на нулевой вход триггера 1, на третий вход элемента 5И и на дополнительный единичный вход триггера 7. После установки триггера IB состо ние О на пер.вый вход элемента 5И подаетс разрешающий сигнал с нулевого выхода этого триггера. Очередной сигнал с выхода элемента 2НЕ проходит в паузе между синхроимпульсами через элемент 5И на нулевой вход триггера 7 и устанавливает его в состо ние О, Этот же сигнал поступает на дополнительный нулевой вход триггера 1 и подтверждает его состо ние. Если задержка сигнала на элементе 2НЕ приводит к тому, что сигнал на его выходе в течение некоторого интервала времени д1 остаетс разрешающим после того, как на шину 9 синхронизируюших импульсов уже поступил очередной синхроимпульс, то на выходах элементов 4-5И могут сформироватьс сигналы помех. Сигнал помехи на выходе элемента 4И может сформироватьс при совпадении момента нарастани переднего фронта синхроимпульса , поступившего на шину 9 синхронизируюишх импульсов и момента спада заднего фронта входного асинхронного импульса на первом входе элемента 4И. Если при этом сигнал помехи на -выходе элемента 4И приводит к переходу триггера 7 в состо ние 1, то синхроимпульс , поступивший на шину 9, проходит на выход элемента 6И и приводит к подтверждению состо ни 1 триггера 7. Тем самым исключаетс возврат триггера 7 в состо ние О в случае если сигнал помехи по длительности недостаточен дл надежного удержани в соето нйи 1 триггера 7. Кроме того, сигнал с выхода элемента 6И исключает формирование сигнала помехи на выходе элемента 5И, который может сформироватьс , если врем задержки сигнала элементом 2Н Е превышает врем срабатывани элемента 4И, триггера 7, элемента 6И и триггера 1. Тем самым не попускаетс преждевременна установка в состо ние О триггера 7, а следовательно, исключаетс возможность формировани помехи на выходе 10 устройства вместо полезно сигнала. Возможно также по вление сигнала . помехи на выходе элемента 4И при совпадении момента спада заднего фронта синхроимпульса, поступающего на-шину 9 синхронизирующих импульсов, и момента спада заднего фронта асинхронных импульсов, на первом входе элемента 4И Данный сигнал может привести к преждевременной установке в состо ние 1 триггера 7 до момента окончательного спада заднего фронта синхроимпульса на шине 9 синхронизирующих импульсов. Это возможно, если врем задержки сигнала элементов 2Н Е и элементом 4И существенно меньше времени спада заднего фронта , синхроимпульса на шине 9 и асинхронного сигнала на первом входе элемента 4И. В результате триггер 7 прех девременно переходит в состо ние 1, а так как сигнал на втором входе элемента 6 И, поступающий с шины 9 синхронизирующих импульсов, остаетс еще разрешающим , возможно по вление помехи на выходе 10 устройства. Исключение формировани сигнала помехи на выходе ГО устройства осуществл етс за счет св зи с выхода элемента 4И на третий вход элемента 6И вследствие того, что сигнал помехи на выходе элемента 4И рл элемента 6И вл етс запрещающим. Рассмотренна ситуаци имеет место если врем задержки сигнала элементом существенно меньше времени спада или нарастани сигнала на выходе элемента, что вполне возможно дл элементов с непосредственными св з ми, например дл интегральных схем.The invention relates to computing and can be used in digital devices for various purposes, such as electronic digital computers, digital measuring instruments and digital converters. On the main auth. ° - 606200 a device for synchronizing pulses is known, which contains the first element NOT, the input of which is connected to the bus of asynchronous pulses, and the output - with the first input of the first element AND and the first input of the trigger, the second input of which is connected to the output of the second element And output - with the second input of the first element And, the third input of which. through the second element is NOT connected to the clock pulse bus and to the first input of the third element I, the second input of which is connected to the second output of the trigger input, and the output is connected to the first input of the output trigger, the second input of which is connected to the output of the first element I, with the output output the trigger is connected to the first input of the second element I, the second input of which is to the input of the second element NOT, and the output of the third element Vi is connected to the third input of the input trigger, the third input of the second element I is connected to the second input the house of the output trigger, the third input of which is connected to the third input of the third and to the output of the second element I IJ. However, in the device, it is possible to generate an interference signal at the output of the device at the time of the rise of the leading edge of the input asynchronous pulse if the rise time of the front | input asynchronous pulse exceeds the response time of the input trigger and the element And controlling the single output of this trigger. As a result, the reliability of the device is reduced. The purpose of the invention is to increase the reliability of the device. The goal is achieved by the fact that the device for synchronizing pulses contains the first element NOT, whose input is connected to the bus of asynchronous pulses, and the output to the first input of the first element And and the first input of the trigger, the second input of which is connected to the output of the second element And the first output is with the second input of the first element AND, the third input is which, through the second element is NOT connected to the clock bus and with the first input of the third element AND, the second input of which is connected to the second output input flip-flop, and the output soetsinen to the first input of the output flip-flop, a second input connected to the output of the first element. And, moreover, the output of the output trigger is connected to the first input of the second element I, the second passage of which is connected to. the input of the second element. NOT, and the output of the third element I is connected to the third input of the input trigger, the third input of the second element I is connected to the second input of the output trigger, the third input of which is connected to the third input of the third and to the output of the second element I, the output of the first element is NOT connected to the fourth input of the output trigger and the fourth input of the second element I. The drawing shows the electrical structure of the device. The device for synchronizing pulses contains an input trigger 1, elements 2-3 NOT, elements 4-6 And, output trigger 7, bus 8 asynchronous pulses and bus 9, synchronizing pulses. The output 10 of the device is the output of element 6 I. The device operates as follows. When an input asynchronous pulse arrives on the bus 8 of the device, tr ger 1 is set to state 1. At the same time, from a single output of this cable to the second input of element 4, the resolving signal arrives, and from zero stroke to the first input of element 5 I signal. For a period of time equal to the duration of the input asynchronous pulse, the first input of element 4 I is fed a inhibitory signal from the output of element 3 NOT. After a period of time equal to the duration and input asynchronous pulse. Sa, the signal at the first input of element 4 is also enabling. In the pause between the synchronizing pulses, which appear on the bus 9 synchronizing pulses, at the output of element 2 NOT, resolution signals are generated that go to the third input of element 4 I and to the second input of element 5 I, When the enabling signals on the first, second and third inputs match element 4 And at the output of this element a pulse is formed. Which sets trigger 1 to state 1 and holds element 6 I in the closed state. From the single output of this trigger, the enable signal arrives at the first input of element 6 I. At the output of element 6 I, a signal is formed when a clock pulse appears at its second input from the bus 9 clock pulses. The signal from the output of element 6 and goes to the output 10 of the device, to the zero input of the trigger 1, to the third input of the element 5I and to the additional single input of the trigger 7. After the trigger IB is set, the state O on the first input of the element 5I gives the enable signal from zero the release of this trigger. The next signal from the output of the element 2NE passes in the pause between the sync pulses through the element 5I to the zero input of the trigger 7 and sets it to the O state. The same signal goes to the additional zero input of the trigger 1 and confirms its state. If the delay of the signal on the 2E element leads to the fact that the signal at its output for some time interval d1 remains resolving after the next sync pulse has already arrived on the bus 9 clock pulses, then the outputs of the 4-5I elements can generate interference signals. The interference signal at the output of element 4I can form when the rise time of the leading edge of the sync pulse arrives on the bus 9 synchronizing pulses and the falling moment of the trailing edge of the input asynchronous pulse at the first input of the element 4I. If the interfering signal on the output of element 4I causes the trigger 7 to go to state 1, then the clock pulse received on bus 9 passes to the output of element 6I and confirms state 1 of the trigger 7. Thus, the trigger 7 is not returned. O state in case the duration interference signal is insufficient to reliably hold 1 trigger 7 in connection. In addition, the output signal from element 6I prevents the formation of an interference signal at the output of element 5I, which can form if the signal delay time element ohm 2HE exceeds the response time of element 4I, trigger 7, element 6I, and trigger 1. This prevents prematurely setting to state O of trigger 7, and therefore eliminates the possibility of generating interference at the output 10 of the device instead of a useful signal. Signal appearance is also possible. interference at the output of the 4I element when the falling moment of the falling edge of the clock pulse arriving on the bus 9 clock pulses and the falling time of the falling edge of the asynchronous pulses at the first input of the 4I element coincides. This signal can lead to a premature setting to state 1 of the trigger 7 until the final the fall of the trailing edge of the sync pulse on the bus 9 clock pulses. This is possible if the delay time of the signal of elements 2Н Е and element 4И is significantly less than the time of the falling edge of the falling edge, the sync pulse on bus 9 and the asynchronous signal at the first input of element 4I. As a result, the trigger 7 prematurely enters state 1, and since the signal at the second input of element 6 I, coming from the bus 9 of clock pulses, is still allowing, it is possible that interference occurs at the output 10 of the device. The elimination of the interference signal at the output of the GO device is due to the connection from the output of element 4I to the third input of element 6I due to the fact that the interference signal at the output of element 4I of the element 6I is prohibitive. The considered situation takes place if the delay time of a signal by an element is substantially less than the time of a fall or rise of a signal at the output of an element, which is quite possible for elements with direct connections, for example, for integrated circuits.
Исключение вли ни переходного пропесса на шине 8 асинхронных импульсов после спада заднего фронта входного асинхронного импульса, например за счет пе- реходного процесса в линии св зи, подключаемой к шине 8 асинхронных импульсов , обеспечиваетс за счет св зи выхода элемента 5И с дополнительным нулевым входом триггера 1. Указанна св зьThe elimination of the effect of the transient process on the bus 8 asynchronous pulses after the falling edge of the input asynchronous pulse, for example, due to the transition process in the communication line connected to the bus 8 asynchronous pulses, is provided by coupling the output of element 5I to the additional zero input of the trigger 1. The indicated relationship
позвол ет в течение гарантированного прмежутка фемени, равного периоду синхримпульсов исключить вли ние поступающих на единичный вход триггера 1 ложн импульсов после момента окончани заднего фронта входного асинхронного импульса .during the guaranteed delay of a femeni, equal to the period of synchrums, exclude the influence of incoming pulses on a single input of the trigger 1 false pulses after the end of the falling edge of the input asynchronous pulse.
В св зи с тем, что в исходном состонии на дополнительный нулевой вход триггера 1 поступают сигналы в паузе межд синхроимпульсами, длительность входных асинхронных импульсов должна превышат длительность паузы синхроимпульсов.Due to the fact that in the initial state, the additional zero input of trigger 1 receives signals in the pause between the clock pulses, the duration of the input asynchronous pulses must exceed the clock pause duration of the clock pulses.
Если врем нарастани переднего фрота входного асинхронного импульса превышает врем срабатывани триггера 1 и элемента 4 И, например вследствие искажени в линии св зи, подключаемой к шине 8 входных асинхронных импульсов, возможна ситуаци , при которой на выходе элемента 4И может сформироватьс сигнал помехи, который приведет к ложной установке в состо ние 1 триггера 7, а, следовательно, и к формированию помехи на выходе 10 устройства. Это может произойти при переходе в состо ние 1 триггера 1 до того момента, когда сигнал на выходе элемента ЗНЕ станет запрещающим дл элемента 4И, что возможно вследствие разброса времш срабатывани элементов. Если при этом на третьем входе элемента 4И присутс1вует разрешающий сигнал с ВЬЕХОда элемента 2НЕ, то на ее выходе сформируетс сигнал помехи, который поступит на единичный вход триггера 7. Исключение вли ни указанной помехи достигаетс введением дополнительной св зи с выхода элемента ЗНЕ, на четвертый (нулевой) вход триггера 7 и на четвёртый вход элемента 6И. Введение данной св зи позвол ет надежно удерживать григгер 7 в состо нии. О в течение промежутка времени равного длительности входного асинхронного импульса и, кроме того, удерживать в запрещенном состо нии четвертый вход элемента 6И.If the rise time of the front induction pulse of the asynchronous pulse exceeds the response time of trigger 1 and element 4, for example, due to a distortion in the communication line connected to the bus 8 of the input asynchronous pulses, a possible situation at which the output of element 4I can generate an interference signal that will lead to a false setting in state 1 of trigger 7, and, consequently, to the formation of interference at the output 10 of the device. This can occur when switching to state 1 of trigger 1 until the signal at the output of the ZNE element becomes prohibiting for element 4I, which is possible due to scatter in the response times of the elements. If at the same time the third input of the 4I element contains a permitting signal from the OUTPUT of the 2E element, then at its output an interference signal is generated that goes to the single input of the trigger 7. Eliminating the influence of this interference is achieved by introducing additional communication from the output of the AHE element to the fourth zero) trigger input 7 and the fourth input element 6I. The introduction of this link allows you to securely hold the grigger 7 in the state. О for a period of time equal to the duration of the input asynchronous pulse and, in addition, to keep in the forbidden state the fourth input of element 6I.
Таким образом, введение дополнительной св зи позвол ет исключить формирование помех на выходе 10 устройства, в случае если длительность переднего фронта входного асинхронного импульса превьшает врем срабатывани входных элементов устройств--, - триггера 7 и элемента 4И, что вполне возможно из-за вли ни линии св зи, подключаемой к шине 8 входных асинхронных импульсов, а также вследствие разброса времен ера774 батывани элементов. При этом, как по- казывает схемно-технически и анализ, также исключаетс самопроизвольный переброс триггера 7 в состо ние 1, нагфимер , вследствие вли ни помех по шинам питани в течение промежутка времени , равного длительности входного асин xpotBHoro импульса. Тем самым запрещаетс формирование выходных импульсов на врем длительности входного асинхрон него импульса и разрешаетс формирование только в паузе между входными асин хронйыми импульсами, что существенно увеличивает помехоустойчивость устройства , в особенности, если длительность входного асинхронного импульса сравнима с длительностью паузы между входными асинхронными импульсами. Получаемый стробируемый промел уток времени дл .формировани выходных импульсов уменьшаетс в число раз, определ емое отношением Т:,. - длительность импульсов, де т: - длительность паузы между импульсами. В результате повышаетс помехоустойчивость и надежность работы устройства . формула.изобретени Устройство дл синхронизации импульсов по авт.свид KC 606200, о т л и чаюш;еес тем, что с целью повышени наделдаости работы устройства, выход первого элемента-НЕ дополнительно соединен с четвертым входом выходного триггера и с четвертым входом второго элемента И. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 606200, кл. Н 03 К 5/13, ОЗ.О5.67.Thus, the introduction of additional communication eliminates the formation of interference at the output 10 of the device, if the duration of the leading edge of the input asynchronous pulse exceeds the response time of the input elements of the devices--, trigger 7 and element 4I, which is quite possible due to communication lines connected to the bus 8 input asynchronous pulses, as well as due to the variation in the times of the accumulation of elements. In this case, as shown by the circuit design and analysis, the spontaneous transfer of trigger 7 to state 1 is also excluded, the nufimer, due to the influence of interference on the power buses for a period of time equal to the duration of the input pulse xpotBHoro. Thereby, the formation of output pulses for the duration of the input asynchronous pulse is prohibited and the formation is allowed only in the pause between the input asynchronous pulses, which significantly increases the noise immunity of the device, especially if the duration of the input asynchronous pulse is comparable to the duration of the pause between the input asynchronous pulses. The resulting gated run-in time for forming the output pulses is reduced by the number of times, defined by the ratio T:,. - pulse duration, de t: - duration of the pause between pulses. As a result, the noise immunity and reliability of the device is improved. formula of the device for synchronization of pulses by authvid KC 606200, tl and cup; it is that in order to increase the performance of the device, the output of the first element is NOT additionally connected to the fourth input of the output trigger and the Sources of information taken into account during the examination 1. USSR author's certificate No. 606200, cl. H 03 K 5/13, OZ.O5.67.