SU621092A1 - Декодирующее устройство кодов боуза-чоудхури-хоквингема - Google Patents

Description

(54) ДЕКОДИРУЮЩЕЕ УСТРОЙСТВО КОДОВ БОУЗА - ЧОУДХУРИ - ХОКВИНГЕМА

Изобретение относитс  к радиотехнике и может использоватьс  в вьтислительной технике дл  определени  и коррекции ошибок.

Известно декодирующее устройство

кодоЬ Боуза-Чоудхури-Хоквингема (БЧХ) содержащее входной регистр пам ти, выходы разр дов которого подключены к входам соответствующих блоков поверочных комбинаций, а также ft формирователей сигнала о невозможности прин ти  достоверного решени  и W блоков пам ти ( П -число разр дов входного регистра пам ти) LlJ .

Однако известное устройство характеризуетс  ограниченным б{ 1стродействием и большим количестЬом элементов дл  схемной реализации, а также невозможностью применени  кодов с большим количеством разр дов.

Цель изобретени  - повышение быстродействи .

Дл  этого в декодирующее устройство кодов БЧХ, содержащее входной регистр пам ти, выходы разр дов которого

подключены к входам соответствующих блоков поверочных комбинаций, а также Н формирователей сигнала о невозможности прин ти  достоверного решени  и И блоков пам ти ( И -число разр дов входного регистра пам$1ти), введены дл  каждого разр да суммирующа  матрица и два компаратора, при этом выход блока поверочных комбинаций каждого разр да через суммирук дую матрицу подключен к пр мому Входу первого компаратора и к инверсному входу второго компаратора , а выходы первого и второго компараторов подключены к соответствующим входам блока пам ти и формировател  сигнала о невозможности прин ти  достоверности решени , причем на другие входы первого и второго компараторов подано опорное иапр51жение.

На чертеже дана структурна  электрическа  схема предлагаемого устройства.

Декодирующее устройство кодов БЧХ содержит входной регистр 1 пам ти, выходы разр дов которого подключены к вхдам соответствук цих блоков 2 поверочных комбннаошй, а также tt формирова|Твлей 3 сигнала о невозможности прин ти  достоверного решени  и Я блоков 4 пам ти ( Ч -число разр дов входного регистра 1 пам ти). Устройство содержит также дл  каждого разр да суммирующую матрицу 5 и два компаратора 6 и 7, при этом выход блока 2 каждбго разр да через суммирующую матрицу 5 подключен к пр мому входу первого компаратора б и к инверсному входу второго компаратора 7, а выходы первого и второго компараторов 6 и 7 подключены к соответствующим входам блока 4 пам ти и формировател  3, причем на другие входы первого и второго компараторов 6 И7 подано опорное напр жение.

Устройство работает следующим образом .

С выхода каждого, разр да входного регистра 1 пам ти через блок 2 поверочных комбина1шй информационна  посылка поступает на суммирующую матрицу 5, с выхода которой напр жение подаетс  на входы двух компараторов 6 и 7, на другие входы которых подано опорное напр жение.

На выходах компараторов 6 и 7 по вл етс  сигнал, соответствующий 1 или О передаваемого информационного разр да, если преобладает количество соответствующих поверочных комбинаций илисигнал отсутствует при равном количестве поверочных комбинаций, соответствующих 1 или О переданного информационного разр да. В случае отсутстви  сигнала на выходах компараторов 6 и 7 в блоке 4 пам ти сохран етс  .предыдущее значение разр да передаваемой команды, и формирователем 3 вырабатываетс  сигнал о невозможности прин ти  достоверного (с заданной веро тностью ошибки) решени  о передаваемой информации.

Прейлагаемое усаройство позвол ет повысить быстродействие путем исключени  промежуточных степеней преобразовани  {сокращение общего числа требуемых операций вьтислени , а следовательно , и значительное сокращение элементной базы).

Ф

изобретени 

о р м у л а

Декодирующее устройство кодов БоузаЧоудхури-Хоквингема (БЧХ), содержащее входной регистр пам ти, выходы разр дов которого подключены, к входам соответствующих блоков поверочных комбинаций , а также Ц формирователей сиг нала о невозможности прин ти  достоверного решени  и П блоков пам ти ( И -число разр дов входного регистра пам ти), отличающеес  тем, что, с целью повьщ1ени . быстродействи , введены дл  каждого разр да суммирующа  матрица и два компаратора, при этом выход блока поверочных комбинаций каждого разр да через суммирующую матрицу подключен к пр мому входу первого компаратора и к инверсному входу второго компаратора, а выходы первого и второго компараторов подключен к соответствующим входам блока пам ти и формировател  сигнала о невозможности прин ти  достоверного решени , причем на другие входы первого и второго компараторов подано опорное напр жение.

Источники информации, прин тые во внимание при экспертизе:

1. ABT opcTft6fc свидетельство СССР № 273516, кл. Н ОЗ К 13/32, 1968.