SU1676097A1

SU1676097A1 - Синхронный делитель частоты

Info

Publication number: SU1676097A1
Application number: SU894744576A
Authority: SU
Inventors: Юрий Алексеевич Базалев
Original assignee: Предприятие П/Я А-1001
Priority date: 1989-09-29
Filing date: 1989-09-29
Publication date: 1991-09-07

Abstract

Изобретение относитс к импульсной технике и может использоватьс в устройствах автоматики и вычислительной техники в синтезаторах частот. Цель изобретени - повышение надежности за счет упрощени -достигаетс введением элемента ИЛИ 7 и организацией новых структурных св зей . Устройство содержит IK-триггеры 1...5, элемент И 6, входную и выходную шины 10 и 11, шину 9 сброса. Коэффициент делени устройства равен 25. 2 ил.

Description

О О

о

Ю

XI

Ю

Фиг1

Изобретение относитс к импульсной технике и может быть использовано в устройствах автоматики и вычислительной техники, в синтезаторах частот в качестве делител частоты на 25.

Цель изобретени - повышение надежности за счет упрощени .

На фиг.1 приведена электрическа функциональна схема устройства; на фиг.2 - временные диаграммы, по сн ющие его работу.

Синхронный делитель частоты содержит первый-п тый IK-триггеры 1-5, элемент И 6, выход которого соединен с I- и К-входами п того IK-триггера 5, элемент ИЛИ 7, выход которого соединен с К-входом первого IK-триггера 1, шину 8 логической единицы, к которой подключен 1-вход первого IK-триггера, шину 9 сброса и входную шину 10, которые соединены соответственно с R- и с С-входами первого-п того IK- триггеров 1-5, первый вход элемента И 6 соединен с пр мым выходом первого IK- триггера 1 и с К-входом третьего IK-григгера 3,1-вход которого соединен с пр мым выходом второго IK-триггера 2, с первым входом элемента ИЛИ 7 и с I- и К-входами четвертого IK-триггера 4, инверсный выход которого соединен с вторым входом элемента И 6, пр мой выход - с вторым входом элемента ИЛИ 7, третий вход которого соединен с пр мым выходом п того IK-триггера бис выходной шиной 11, инверсный выход первого IK-триггера 1 соединен с 1-входом второго IK-триггера 2, К-вход которого соединен с инверсным выходом третьего IK-триггера З, пр мой выход которого соединен с третьим входом элемента И 6, четвертый вход которого соединен с инверсным выходом второго IK-триггера 2.

При таком соединении элементов логические уравнени дл I- и К-входов всех IK-триггеров синхронного делител частоты (на 25) будут следующими;

И 1; la 6i; з Qz: А Q2; Is 01020з04;

Ki 02 Q4vQs, Ka Оз. ,К4 Ог, K5 QiQ2Q3Q4.

Работа синхронного делител частоты полностью определ етс логическими уравнени ми дл 1- и К-входов IK-триггеров 1-5.

По сигналу Сброс, поступающему в виде импульса перед началом работы по шине 9, все IK-триггеры устанавливаютс в исходное (нулевое) состо ние. В этом случае состо ни выходов IK-триггеров 1-5 будут равны: Си 0; Qa 0; Оз 0; 04 0; Qs О (фиг.2 при I 0).

На основании логических уравнений дл I- и К-входов IK-триггеров 1-5 состо ни входов будут следующими:

h 1; 12 1: з 0; М 0; 5 0: Ki 0; К2 1; Кз 0; К4 0; Ks 0.

Поскольку IK-триггер по последующему входному импульсу на шине 10 при I 0 и К 0 не измен ет своего состо ни , при I 1 и К 1 переключаетс в противоположное 0 состо ние, при I 1 и К 0 переключаетс в состо ние логической единицы, а при I 0 и К 1 - в состо ние логического нул , то по первому входному импульсу на шине 10 IK- триггеры 1 и 2 переключаютс в состо ние 5 логической единицы, а IK-триггеры 3-5 не измен т своего состо ни (фиг.2 при

1 1), При этом состо ни выходов и входом IK-триггеров 1...5 станут равны: Qi 1;

02 1; Оз 0; См 0; Qs 0; 11 1; г 0; 0 1з 1; М 1; Is 0; Ki 1; К2 1; Кз 1;

Ks 0.

По второму входному импульсу с шины 10 устройство перейдет в свое второе состо ние (фиг.2 при I 2), которое

5 характеризуетс следующими значени ми выходов и входов: См 0; 1; 04 1; Qs - 0; h 1, 12 1; з 0; Ц 0; Is 0; Ki 1; К2 0; Кз 0; К« 0; Ks 0. Рассматрива и далее таким же обра0 зом работу синхронного делител частоты, получим все состо ни IK-триггеров 1-5 его выходов и входов при всех I. При поступлении 24 импульса выходы IK-триггеров 1-5 имеют следующие состо ни : Qi 1; Q2 0;

5 Оз 1: Q4 0; Qs 1, поэтому состо ни входов будут:

И 1; 12 0; з 0; l4 0; I5 1; Ki 1; Ка 0; К4 0; Ks 1. При данных состо ни х I- и К-входов по

0 приходу 25 входного импульса на шину 10 свои состо ни измен т IK-триггеры 1,3,5, а IK-триггеры 2,4 свои состо ни не измен т , то есть выходы IK-триггеров 1-5 примут следующие значени : Си 0; Q2

Claims

5 0; Оз 0; Q4 0; Qs 0, то есть устройство возвратитс в исходное состо ние. Формула изобретени Синхронный делитель частоты, содержащий первый, второй, третий, четвертый и

0 п тый IK-триггеры, С- и R-входы которых соединены соответственно с входной шиной и с шиной сброса, элемент И, первый и второй входы которого соединены соответственно с пр мым выходом первого и с ин5 вереным выходом четвертого IK-триггеров, выход - с I и К-входами п того IK-триггера, пр мой выход которого соединен с выходной шиной, отличающийс тем, что, с целью повышени надежности за счет упрощени , в него введен элемент ИЛИ, первый вход которого соединен с пр мым выходом второго IK-триггера, с l-входом третьего IK-триггера и с I- и К-входами четвертого IK-триггера, пр мой выход которого соединен с вторым входом элемента ИЛИ, третий вход которого соединен с пр мым выходом п того JK-триггера, выход - с К-входом первого IK-триггера, -вход которого соединен с шиной логической единицы, инверсный

/ 012345 е 1 в зюн 1213 м 15КП1В югппзгь

жишплгитпшшл/итшшшши

JTJTJTJnJTJ nJTJTJlJl riJ-l

Фиг. 2

выход- с l-входом второго IK-триггера, пр мой выход - с К-входом третьего IK-триггера , пр мой выход которого соединен с третьим входом элемента И, четвертый вход которого соединен с инверсным выходом второго IK-триггера, К-вход которого соединен с инверсным выходом третьего IK-триггера .