00 1 Изобретение относитс к цифрово технике и может .быть использовано в различной цифровой аппаратуре, например, в цифровых синтезаторах частоты. Известен делитель частоты на 9, содержащий п ть асинхронных RS-триггеров (бистабильных чеек), дес ть многовходовых элементов сов падени и инвертор ГО« Недостатком известного делител вл етс большое количество элемен тов и цепей. Кроме того, этот дели тель вл етс несинхронным. Наиболее близким к предпагаемому вл етс синхронньй делитель ча тоты на 9 на четырех 3К- триггерах работающий в коде 8-4-2-1, содер .жащий четыре 1К-триггера и элемен И, счетные входы всех ЭК триггеро соединены между собой и образуют . тактовый вход устройства, входы R всех DК-триггеров соединены между собой и- образуют вход Сброс, пер вый и второй входы первого элемента И соединены с пр мыми выходами соответственно первого и второго ЭК-триггеров, на вход К первого JK-триггера поступает сигнал логической единицы, вход J JK-триггеров соединен с инверсньАг выходом четвертого JK-триггера, пр мой вы ход которого вл етс выходом устройства , входы второго элемента И соединены с пр мыми выходами перво го, второго и третьего ЛК -триггеров , а выход - с входом 3 четверто го Л1 -триггера 2. Из схемы получают логические уравнени дл D и К входов JK -три геров Лд- Di .1в А; Jc АВ; Jj, AB Кд - Kg Ai KC АВ; Kj Ввод т более общие обозначени логических переменных C-Qj, D Л - Q, Тогда JI --AQ4i 2 :б 3ii Ээ Зс Q,Q, i Qi-QzQji К, Кд 1 , У. Kg Qj 1 А ft К, - Ке Q,Qi;.K4 KB 1. Недостатками известного делител вл ютс большое количество элемен топ н цепей, низка надежность и высока потребл ема мощность. Цель и:зобрвтени - упрощение стро1 и;тпа. 8 . 1 , Поставленна цель достигаетс тем, что в синхронном делителе частоты на 9 на ЗК -триггерах, содержащем четыре :Jk -триггера и элемент И, счетные входы всех JK -триггеров соединены с тактовым входом устройства, входы R всех лК -триггеров соединены с входом Сброс устройства, а первый и второй входы элемента И соединены с пр мыми выходами соответственно первого и второго ЭК -триггеров, причем вход К первого ЭК -триггера соединен с шиной логической единицы, вход J первого JK -триггера соединен с инверсным выходом четвертого . ЭК-триггера, пр мой выход которого вл етс выходом устройства, входы К второго и третьего ЭК -триггеров соединены с входом К первого ЭК-триггера, вход Э второго J -триггера соединен с пр мым выходом третьего ЭК-триггера, вход Э третьего ЭК-триггера соединен с инверсным второго Эк -триггера, а выход элемента И соединен с входом Э.четвертого ЗК -триггера, вход К которого соединен с пр мым выходом второго ЛК -триггера. При такой схеме соединени элементов логические уравнени дл J и К входов всех триггеров следующие: Л Qj -, Л4 Q.a,-, К, К KI На фиг. I представлена функциональ на схема синхронного делител частоты на 9 на ЭК-триггерах, на фиг. 2 - диаграммы сигналов на пр мых выходах Эк-триггеров синхронного делител частоты на 9 на ЭК-триггерах. Синхронный делитель частоты на 9 на JK-триггерах содержит ЭК-триггеры 1-4 и элемент 5 И. На входы К первого, второго и третьего JK -триггеров подаетс потенциал логической единицы. Работа синхронного делител частоты на 9 на ЭК-триггерах полностью описываетс логическими уравне-. ни ми дл Л и К входов его триггеров, Этими же уравнени ми определ етс и схема соединени J и К входов с соответствующими выходйми со ткетствующих триггеров. . 3 По сигналу Сброс все 5к -триг геры делител частоты на 9 устанав ливаютс в нулевое состо ние. На оснобании логических уравнений дл J и К входов триггеров име ют х э j, 4 , К - ч V 1 1г - 1 1 1,Л., |,й., - 1, к, О. Поскольку эк -триггер при 3 и К О по последующему импульсу не измен ет«своего состо ни , при Э 1 и К « 1 - пецрключаетс в противополоа ое состо ние, при J 1 и К О - переключаетс в состо ние логической единицы и при 3 О и К « 1 - переключае с в состо ние логического нул , т по поступлении на вход схемы перво го импулЬса, первый итретий триггеры переключатс в состо ние логи ческой единицы, а второй и четвертый триггеры не измен т своего сос то ни . В первом состо нии схемы при состо ни выходов триггеров следующие (см. диаграммы на фиг,. 2 при i П„ Q,,- Q О, из - 1. G, « О. Состо ни входов при этом измен ютс и равны Л« Л« 3, 1 Ч 1 П J4 К, К, ГЧ К, -- Г1 К О. По второму вxoднoм импульсу схема перблодит во второе свое состо ние (см. диаграммы на фиг. 2 при i 2), в котором QI Q , Qj ОЧ (L 3, г J, а О, , К, К, rj К, 1, К О. По третьему входному импульсу состо ние входов и выходов равны (см. диаграммы на фиг. 2 при i 3) q ГЧ QJ Q, |.«|| Рассматрива и далее работу схемы таким же образом, получают все значени входов и выходов при каждом i (см. диаграммы на фиг. 2). Из сравнени логических уравнений дл Э и К входов прототипа и предлагаемого синхронного делител частоты на 9 на JK-триггерах видно, что предлагаемое устройство имеет меньшее количество элементов и цепей , что положительно сказываетс на надежности и потребл емой мощности устройства.
V. (u
Фиг. 2