SU1469504A1 - Устройство дл контрол программно-логических матриц - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  автоматической проверки функционировани  программируемых логических матриц. Цель - увеличение быстродействи , дл  достижени  которой устройство содержит блок сравнени  6, блок индикации 5, три счетчика 9,25,27, регистры 2,3, эле

Description

1

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  айтоматичес - кой проверки функционировани  программируемых логических матриц (ПЛМ).

Цель изобретени  - повышение быстродействи .

На фиг.1 приведена структурна  схема устройства; на фиг.2 - временна  диаграмма работы устройства.

Устройство содержит блок 1 пам ти регистры 2 и 3, блок элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4, блок 5 индикации, блок 6 сравнени , триггер 7 сбо , элемент ИЛИ 8, счетчик 9, выход Ю устройства дл  подключени  к входам ПЛМ, коммутатор 11, вход 12 устройства дл  подключени  к выходам ПЛМ, шифратор 13, элемент И 14, триггер 15, группу элементов И .16, группу триггеров . 17, элемент ИЛИ 18, генератор 19 тактовых импульсов, элемент ИЛИ 20, генератора импульсов, состо щий из генератора 2.1 и формировател  22 импульсов, элемента И 23 и 24, счетчик 25, триггер 26 управлени , счетчик 27-, элементы И 28 и 29. Устройство работае;т следующим образом .

В блок 1 пам ти заноситс  прог - рамма формировани  функций ПЛМ, а в регистр 3 - некотора  константа, характеризующа  состо ние ее выходов (О - пр мые, 1 - инверсные). Программа составл етс  с учетом прожига св зей,не з аствующих в формировании заданных функций ПЛМ, и содержит (nH:2k) однобитных слов (Q - число элементов И матрицы; k - число входов матрицы; п - число выходов матрицы ) . Отсутствию св зей (прожиг) элемента матрицы в программе соответствует О, а наличию св зей - 1.

се триггеры и счетчики устройства устанавливаютс  в нулевое состо ние. Работа устройства синхронизирует- с  с помощью формировател  22 импульсов , который вырабатывает две серии сдвинутых во времени импульсов (ТИ1 и ТИ2) и счетчика 27. На управл ющие входы коммутатора 11 и на входы двух младших разр дов адреса блока 1 пам ти подаютс  значени  адреса с вьгхо- дов второго и третьего разр дов счетчика 27. Адрес функций И (Fq) задаетс  счетчиком 25 (q 0,1 ,. .. ,) В каждом i-M (,2,...,2 ) цикле контрол  на выходы 10 устройства (на входы контролируемой ПЛМ) и на информационные входы коммутатора 11 подаетс  тестовый k-разр д- ный код с выходов счетчика 9. Каждый цикл состоит из О этапов, в каждом КЗ которых определ етс  требуемое значение функции Fq и соответствующие ей значени  выходов ПЛМ (в со- ответствии с программой и контрольным кодом).

По импульсу ТИ1 в регистр 2 заноситс  из блока 1 восьмиразр дное слово , соответствующее пр мым и инверс- ным значени м входных величин ПЛМ (Aj, Aj,.. .,Aj.,) в программе, которое сравниваетс  в шифраторе 13 со значени ми четырех младших разр дов контрольного кода (Kj , .. . . ,) Примеры формировани  значений выходов шифратора 13 в зависимости от программного слова дл  контрольного кода k;,... 0101 приведены в таблице.

Если в программе записано, -что данное значение входного сигнала (Aj . или А:) входит в логическое выражение дл  функции Fq, но отсутствует в контрольном коде (Kj или

Kj), то шифратор выдает на первом выходе 1 и триггер 15 перебрасыва- етс  в единичное состо ние импульсом ТИ2 (Fq О),запирает вход эле- мента И 29 и остаетс  в этом состо -. НИИ до конца q-ro этапа контрол .

После подачи и анализа четвертого

программного слова (А А,5-)

счетчик 27 (дес тичный счетчик) пе- реходит в состо ние 1000. При этом из блока 1 пам ти в регистр 2 запи- сьгоаетс  программное слово состо ни  выходов ПЛМ при данной Fq (старший разр д адреса равен 1). Если Fq 1, то триггер 17 выходной функции, в которую входит (согласно программе) значение Fq, перебрасываетс  (импульсом с выхода элемента И 28) в единичное состо ние и на - ходитс  В этом состо нии до окончани  цикла-. Импульс с выхода элемента И 24 (ТИ2) перебрасывает в нулевое состо ние триггер 15, а счетчик 25 1адреса поступает импульс приращени . На этом заканчиваетс  q-й этап работы и начинаетс  (q+i)-й.

По окончании 0-го этапа (единица в старшем разр де счетчика 25) или

при наличии 1 на втором выходе

шифратора 13 (число используемых функций F меньше Q) триггер 26 управлени  перебрасываетс  импульсом ТИ1 в единичное состо ние, устройство переходит в режим сравнени  полу- ченного эталонного кода состо ни  выходов nJH-l (с выходов триггеров 17) с реальным кодом контролируемой ПЛМ, который подаетс  на входы 12 устройства . При наличии инверсных выходов Ш1М эталонный код инвертируетс  блоком 4.

Если коды ПЛМ и устройства контрол  совпадают, то триггеры 15 и 17 обнул ютс , в счетчик 9 добавл етс  единица, и начинаетс  (1+1)-й цикл контрол . При несовпадении кодов триг гер 7 сбо  перебрасываетс  в единичное состо ние (по переднему фронту импульса триггера 26 управлени ).

Формирователь 22 импульсов запираетс  потенциалом триггера 7 сбо , режим контрол  останавливаетс  в i-M цикле,

Блок 5 индикации показывает значение i-ro контрольного кода, при котором происходит сбой, а также значени  выходов контролируемой ПЛМ и эталонного кода.

5 0 5

0

5 О

5 Q

По окончании ( )-го цикла контрол  устройство выдает сигнал окончани  контрол .

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  программно-логических матриц, содержащее блок сравнени , блок индикации, два счетчика, два регистра, первый элемент ИЛИ, коммутатор, блок пам ти, триггер сбо , п ть элементов И, два триггера, генератор тактов.ых импульсов , причем первый выход генератора тактовых импульсов соединен с первыми входами первого и второго элементов И, выход первого элемента И соединен со счетным входом первого счетчика, выход переноса которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с пр мым выходом триггера сбо , выход первого элемента ИЛИ подключен к входу блокировки генератора тактовых импульсов , второй выход которого подключен к тактовому входу первого регистра , группа разр дных выходов первого счетчика  вл етс  группой выходов устройства дл  подключени  к группе входов контролируемой программируемой логической матрицы и соединена с группой информационных входов коммутатора и первой группой информационных входов блока индикации , втора  группа информационных входов которого  вл етс  группой входов устройства дл  подключени  к группе- выходов контролируемой ПЛМ и соединена с первой группой входов блока сравнени , выход Равно которого соединен с входом установки триггера сбо , разр дные выходы второго счетчика соединены с входами адреса блока пам ти, выходы третьего и четвертого элементов И подклк)че- ны к входам установки первого и второго триггеров соответственно, о т- личающеес  тем, что, с целью повышени  быстродействи , в него введены шифратор, блок элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, элементы И с шестого по тринадцатый включительно, триггеры с третьего по дев тый включительно , а также третий счетчик, второй и третий элементы ИЛИ и триггер управлени , синхровход которого соединен с третьим выходом генератора тактовых импульсов, информацйонный вход триггера управлени  подключен к выходу второго элемента ИЛИ, а пр мой вькод триггера управлени  соединен с BTOpbiM входом первого элемента И, с входами сброса второго и третьего счетчиков и синхровходом триггера сбо , выход переполнени  второго счетчика соединен с вторым . входом второго элемента ИЛИ, первый вход которого подключен к первому выходу шифратора, второй выход которого соединен с первым входом третьего элемента И, второй-вход которого

   10

   вход тринадцатого элемента И соединен с выходом четвертого элемента И, выходы элементов И с шестого по двенадцатый включительно соединены с соответствующими входами установки триггеров с третьего по дев тый включительно, входы сброса триггеров с второго по дев тый включительно соединены с выходом первого элемента И, а группа пр мых выходов триггеров с второго по дев тый включительно соединена с первой группой входов блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, втоподключен к третьему выходу генерато- 15 ра  группа входов которого соединера тактовых импульсов, первый разр дный выход третьего счетчика соединен с первым входом четвертого элемента И, второй вход которого соедина с группой выходов второго регистра , группа выходов которого подключена к третьей группе информационных входов блока индикации и второй

   иен с вторым разр дным выходом треть- 20 группе входов блока сравнени , вьпсод

   его счетчика и первым входом п того элемента И, третий и четвертый разр д- m,je выходы которого соединены с первым и вторым адресными входами блока пам ти и первьм и вторым управл ющими входами коммутатора, группа выходов которого соединена с первой группой информационных входов шифратора , втора  группа информационных входов которого соединена с группой выходов первого регистра и вторыми входами второго и с шестого по двенадцатый элементов И включительно, первые входы которых подключены к выходу тринадцатого элемента И, первый вход которого соединен с инверсным выходом первого триггера, а второй

   п того элемента И соединен с первым входом третьего элемента ИЛИ, второй вход которого подключен к выходу пер вого элемента И, выход третьего эле- 25 мента ИЛИ соединен с входом сброса первого триггера, стробирующий вход шифратора соединен с входом старшего разр да адреса блока пам ти и п тым разр дньм выходом третьего счетчика, выходы блока пам ти подключены к информационным входам первого регистра, счетный вход второго счетчика соединен с выходом перепол нени  третьего счетчика, счётный вход которого соединен с первым выходом генератора тактовых импульсов .

   3D

   35

   вход тринадцатого элемента И соединен с выходом четвертого элемента И, выходы элементов И с шестого по двенадцатый включительно соединены с соответствующими входами установки триггеров с третьего по дев тый включительно, входы сброса триггеров с второго по дев тый включительно соединены с выходом первого элемента И, а группа пр мых выходов триггеров с второго по дев тый включительно соединена с первой группой входов блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, втора  группа входов которого соединена с группой выходов второго регистра , группа выходов которого подключена к третьей группе информационных входов блока индикации и второй

   группе входов блока сравнени , вьпсод

   п того элемента И соединен с первым входом третьего элемента ИЛИ, второй вход которого подключен к выходу первого элемента И, выход третьего эле- мента ИЛИ соединен с входом сброса первого триггера, стробирующий вход шифратора соединен с входом старшего разр да адреса блока пам ти и п тым разр дньм выходом третьего счетчика, выходы блока пам ти подключены к информационным входам первого регистра, счетный вход второго счетчика соединен с выходом переполнени  третьего счетчика, счётный вход которого соединен с первым выходом генератора тактовых импуль; сов.

   тио ГlЛJlПЛЛШШJlШlПJLПJШЛШlrl rULJUUUULJlJlJlJUL rm JlJT JTJLnJlJlJU

   c75coг J Jг JГ su I,,ГiГ(

   cncii | I 1 1 L-л

   Фив.I