SU1337838A1 - Устройство дл функционального контрол цифровых интегральных схем - Google Patents

Abstract

Изобретение позвол ет повысить точность контрол  интегральных схем. Устройство содержит блок 1 аналоговых компараторов,выполненный на усилител х 2 и 3, элементы пам ти, выполненные на триггерах 4 и 5, элемент 9 задержки, триггеры 6-8, источники 19 и 20 опорных напр жений и .компаратор 10, выполненный на элементах И 11 и 12 и элементе ИЛИ 13..Введением элемента 21 задержки и коммутатора 22 обеспечиваетс  запись эталонной и управл емой информапии в со- ответствуюсдие триггеры 4 и 5 в моменты времени, когда данна  информаци  достоверна. Тем самым исключаетс  зона недостоверности контрол , что позвол ет проводить испытани  с повышенной частотой контрол , вплоть до 100 МГц, при длительности строб-импульса 3, 4 НС. 2 ил. сл

Description

113

Изобретение относитс  к контроль- но-измерител1 нон технике и может быть использовано в устройствах контрол  динамического функционировани  больших интегральных схем.

Целью изобретени   вл етс  повышение точности контрол  путем исключени  зон неопределенного состо ни  узлов устройства.

На фиг. 1 изображена схема устройства дл  функционального контрол  цифровых интегральных схем по одному выводу; на фиг. 2 - временные диаграммы , по сн ющие работу устройства.

Устройство содержит блок 1 аналоговых компараторов, состо щий из первого и второг о компараторов, выполненных на усилител х 2 и 3, первый и второй элементы пам ти, выполненные на триггерах 4 и 5 соответственно, триггеры 6-8, первый элемент 9 задержки , первый коммутатор 10, выполненный на элементах И 11, 12 ИЛИ 13, информационный вход 14, первый, второй и третий управл ющие входы 15-17 устройства, выход 18 устройства, источники 91 (Uoni 20 С опг опорных напр жений, BTOpoi i элемент 21 задержки , второй коммутатор 22, четвертый управл ющий вход 23 устройства.

Объепиненные входы усилителей 2 и 3 блока 1 аналоговых компараторов  вл ютс  информационр|ым входом 14 устройства , вторые входы усилителей 2 и 3 соединены с источниками 19 и 20 опорных напр жений, гчадающих програм- мируем 1е значени  логических уровней

1

и

О соответгтненно, выходы усилителей 2 и 3 сое;; 1;(гены с первыми входами триггеров и 5 пам ти, вторые входы которых соединены с первым управл ющим входом i 5 устройства, входом второго эле - ента 21 задержки и первым входом второго коммутатора 22, второй вход которого соединен с выходом второго элемента 21 задержки третий вход - с четвертым управл ющим входом 23 устройства, а выход - с входом первого элемента 9 задержки и С-входами триггеров 7 и 8. Выходы триггеров 4 и 5 соединены с первыми входами логических элементов И 11, 12, образующих первый и второй входы первого коммутатора 10, выходы триггера 7 соединены с вторыми входами элементов И 11, 12, образующих третий и четвертый входы первого коммутатора 10, выходы элементов И 11,

8382

12 через элемент И, 1И 13 соединены с выходом первого коммутатора 10, соединенного с D-входом первого триггера 6, С-вход которого соединен с выходом первого элемента 9 задержки, R-вход - с выходом триггера 8, выход триггера 6  вл етс  выходом 18 устройства, первые входы триггеров 7

Q и 8 соединены с управл ющими входами 1 6 и 1 7 .

Вход 15 спутк ит дл  подключени  источника строб-импульсов вход 16 - дл  подключени  источника эталонной

t, информации, вход 17 -дл  подключени  источника управл ющих сигналов записи - считывани  информации, вход 23 - дл  подключени  источника управл ющих сигналов, в качестве которого может

Q быть использован блок пам ти, подключенный к информационной шине ЭВМ, а выход 18 - дл  подключени  средств обработки информации - результата контрол .

5 Устройство дл  функционального контрол  цифровых интегральных схем работает следующим образом.

На информационный вход 14 устрой-- ства поступает выходной сигнал с ис0 пытуемой микросхемы с заданной частотой контрол  (фиг. 2а). В блоке 1 . аналоговых компараторов происходит сравнение выходных сигналов микросхемы с логическими уровн ми 1 и О, задаваемыми источниками 19 и 20 опорных напр жений. На управл ющий вход 16 и, следовательно, на первый вход триггера 7 поступает сигнал эталонной информации (фиг. 2г), на управл ющий вход 17 посто нно поступает сигнал

5

10

45

0

35

разрешени  контрол , управл ющий работой выходного трит гера 6. На управл ющий вход 23 подаетс  сигнал управлени  работой второго коммутатора 22, Этот сигнал управл ет работой второго блока коммутатора 22 таким образом , что на его выход проходит строб- импульс либо непосредственно с входной клеммы 15 (фиг. 2д, пунктиром), если его местоположение на временной диаграмме работы устройства не приходитс  на зону неопределенности эталонной информации, либо через второй блок 21 задержки, величина которой выбираетс  несколько больше максимально возможной величины зоны неопределенности эталонной информации.

С приходом строб-импульса на управл ющий вход 15 (фиг. 26) и, следовательно , на вторые вход1.1 тригтеров 4 и 5 в последние записываетс  информаци , установленна  в данный момент на выходах усилите:тей 2 и 3 соответственно (фи1 . 2в) ,

Эталонна  информаци  (фиг. 2г) записываетс  в триггер 7 (на С-вход триггера 7 поступает в данном случае строб-импульс, задержанный элементом 21 задержки, так как в случае подачи на С-вход триггера 7 незадержанного строб-импульса триггер 7 будет находитьс  в неопределенном состо нии вследствие того , что врем  смены эталонной информации совпадает с моментом действи  строб-импульса), с выхода которого она поступает в первый коммутатор 10 (фиг , 2е, информаци  на пр мом выходе), разреша  прохождение сигналов с выходов триггеров 4 и 5 на вход выходного триггера 6. Строб-импульс с выхода второго коммутатора 22 через первый элемент задержки (значение которой выбираетс  несколько большим величины времени переключени  триггера 7 и элементов первого коммутатора 10) поступает на второй вход триггера 6 (фиг. 2з), разреша  запись информации с выхода первого коммутатора 10 (фиг. 2ж). Если контролируема  информаци  на выводе испытуемой схемы соответствует по своим логическим уровн м заданным значени м О и 1, а также соответствует своему ожидаемому местоположению , фиксируемому строб-импульсом, и длительность импульса соответствует длительности эталонного сигнала, то на выходе триггера 6 сигнал отсутствует . Это означает, что контролируема  цифрова  микросхема функционирует верно (фиг. 2и). В противном случае на выходе триггера 6 формируетс  сигнал несоответстви  выходной информации контролируемой микросхемы заданным требовани м, т.е. сигнал Брак.

Таким образом, в устройстве обеспечиваетс  запись эталонной информации и управл ющей и формации в соответствующие триггеры пам ти в момен

5

0

5

0

5

0

5

0

ты времени, когда данна  информаци  достоверна. Тем самым исключаетс  зона недостоверности контрол , что позвол ет проводить испытани  с повышенной частотой контрол , вплоть до 100 МГц (при длительности строб-импульса 3,4 не).

Claims (1)

1. Формула изобретени 

   Устройство дл  функционального контрол  цифровых интегральных схем, содержащее блок аналоговых компараторов- , включающий первый и второй компараторы, объединенные входы которых  вл ютс  информационным входом устройства, а выходы соединены с соответствующими первыми входами первого и второго элементов пам ти, выходы которых подключены соответственно к первому и второму входам первого коммутатора, выход которого соединен с D-входом первого триггера, выход которого  вл етс  выходом устройства , объединенные вторые входы элементов пам ти  вл ютс  первым управл ющим входом устройства, первый элемент задержки, выход которого подключен к С-входу первого триггера, второй триггер, D-вход которого  вл етс  вторым управл ющим входом.устройства , а инвертирующий и пр мой выходы подключены соответственно к третьему и четвертому входам первого коммутатора,третий триггер, D-вход которого  вл етс  третьим управл ющим входом устройства, а выход соединен с R-входом первого триггера, отличающеес  тем, что, с целью повышени  точности контрол , в него введены второй элемент задержки и второй коммутатор, первый вход которого соединен с первым управл ющим входом устройства и с входом второго элемента задержки, выход которого подключен к второму входу второго коммутатора, выход которого соединен с входом первого элемента задержки и С-входом второго и третьего триггеров , третий вход второго коммутатора  вл етс  четвертым управл ющим входом устройства.