SU1674017A1 - Устройство дл контрол динамических параметров и функционировани цифровых интегральных схем - Google Patents

Abstract

Изобретение относитс  к контрольно-измерительной технике. Цель - повышение точности контрол  за счет исключени  погрешностей, повышение быстродействи  устройства за счет его новой организации - достигаетс  введением в устройство регистра 15 пам ти, решающего блока 16, блока 17 управл емой задержки. Устройство содержит элемент пам ти, выполненный на триггере 3, элемент 7 задержки, D-триггеры 4 - 6, аналоговый компаратор 1, выполненный на усилителе 2. 1 ил.

Description

Изобретение относится к контрольноизмерительной технике и может быть использовано в устройствах для функционального контроля больших интегральных схем.

Целью изобретения является повышение точности контроля за счет исключения погрешностей, обусловленных неоднородностью каналов устройства-прототипа, по) вышение быстродействия устройства за ι счет его новой организации.

На чертеже изображена функциональная схема устройства.

. Устройство содержит аналоговый комi паратор 1, выполненный на усилителе 2, i элемент памяти, выполненный на триггере ! 3, D-триггеры 4-6, элемент 7 задержки, инI формационный вход 8, первый-третий упί равняющие входы 9-1’1 устройства, выход 12 устройства, источник 13 (U_On) опорного ; напряжения, четвертый управляющий вход 14 устройства, регистр 15 памяти, решающий блок 16, блок 17 управляемой ; задержки, пятый управляющий вход 18, с L соответствующими связями.

Блок 17 управляемой задержки предi назначен для задержки тактовых импульi сов, синхронизирующих сигналы эталонной • информации и сигналы разрешения контроля.

Тактовые импульсы поступают через вход 18 устройства на С-входы D-триггеров ' 4,5, через блок 17 управляемой задержки и осуществляют задержку сигналов эталонной информации и сигналов разрешения контроля на выходах D-триггеров 4 и 5 на время, равное задержке блока 17.

Устройство работает следующим обраi ЗОМ.

На информационный вход 8 устройства ’ поступает выходной сигнал с испытуемой микросхемы с заданной частотой контроля. Аналоговый компаратор 1 производит сравнение выходных сигналов микросхемы с логическим уровнем 0 или 1 в зависимости от алгоритма работы устройства. Значение логического уровня задается источником 13 опорного напряжения. На управляющий вход 10 й, следовательно, на D-вход триггера 5 поступает сигнал эталонной информации, на управляющий вход 11 устройства поступает сигнал Разрешение контроля.

С приходом строб-импульса на управляющий вход 9 устройства и, следовательно, на второй вход триггера в последний записывается информация, присутствующая в данный момент на выходе усилителя 2. С приходом с пятого управляющего входа 18 устройства задержанного блоком 17 управляемой задержки тактового сигнала на выходе триггера 5 устанавливается эталонная информация, а на выходе триггера 6 сигнал Разрешения контроля.

С приходом на синхронизирующий вход регистра 15 памяти задержанного элемента 7 задержки строб-импульса информация с входов регистра 15 памяти переписывается на его выходы. Указанная информация поступает на входы решающего блока 16. Если контролируемая информация по своим логическим уровням соответствует заданным значениям ”0 или 1, а также соответствует ожидаемому местонахождению, фиксируемому строб-импульсом, то на выходе решающего блока 16, а следовательно, и на выходе 12 устройства сигнал отсутствует. Это означает, что контролируемая цифровая микросхема функционирует правильно. В противном случае на выходе 12 устройства формируется сигнал несоответствия выходной информации контролируемой микросхемы заданным требованиям, то есть сигнал Брак.

Устройство может работать в составе аппаратуры контроля микросхем, имеющих двунаправленные выводы. В этом случае вход аналогового компаратора 1 объединяется с выходом входящего в состав указанной аппаратуры канала формирования входных воздействий на контролируемую микросхему. При контроле выходной информации микросхемы выход канала формирования входных воздействий переходит третье состояние, характеризующееся высоким выходным импедансом. Работа устройства при этом описана. При работе канала в режиме задания входных воздействий на микросхему устройство контроля динамических параметров и функционирования блокируется подачей на управляющий вход 11 устройства сигнала Запрет контроля, который через регистр 15 памяти поступает на третий информационный вход решающего блока 16. На выходе 12 устройства при этом присутствует сигнал Годен” вне зависимости от уровня сигналов на его первом и втором информационных входах.

При контроле динамических параметров значение опорного напряжения аналогового компаратора 1 программируется согласно техническим условиям на микросхему. Функциональный контроль выходных сигналов микросхемы по двум логическим уровням осуществляется поочередно, сначала по уровню 0, а затем по уровню Г.

Результаты контроля при этом фиксируются внешними средствами обработки информации - результата контроля, которые и делают заключение о годности микросхемы.

Claims (1)

1. Формула изобретения

   Устройство для контроля динамических параметров и функционирования цифровых интегральных схем, содержащее элемент памяти, элемент задержки, первый, второй и третий D-триггеры, аналоговый компаратор, вход которого является информационным входом устройства, а выход соединен с первым входом элемента памяти, второй вход которого является первым управляющим входом устройства, элемент задержки, выход которого подключен к С-входу триггера, выход которого является выходом устройства, D-вход второго D-триггера соединен с вторым управляющим входом устройства, D-вход третьего D-триггера соединен с третьим управляющим вхо дом устройства, а С-вход его соединен с С-входом второго триггера, четвертый управляющий вход устройства, отличающееся тем, что, с целью повышения точности контроля и быстродействия устройства, в него введены регистр памяти, решающий блок, блок управляемой задержки, выход которого соединен с С-входом третьего триггера, управляющий вход - с четвертым управляющим входом устройства, а вход соединен с пятым управляющим входом устройства, первый второй и третий информационные входы регистра памяти соединены соответственно с выходом элемента памяти, выходами второго и третьего триггеров, а вход синхронизации с выходом элемента задержки, первый, второй и третий информационные входы решающего блока соединены с соответствующими выходами регистра памяти, выход - с D-входом первого триггера, вход элемента задержки соединен с первым управляющим входом устройства.

   Составитель Е.Строкань Редактор О.Спесивых Техред М.Моргентал Корректор М.Демчик

   Заказ 2917 Тираж 412 Подписное

   ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

   113035, Москва, Ж-35, Раушская наб., 4/5

   Производственно-издательский комбинат Патент, г. Ужгород, ул.Гагарина, 101