SU1290529A1 - Дельта-кодер - Google Patents

Abstract

Изобретение относитс  к автоматике и технике св зи. Его использование в системах передачи позвол ет повысить.функциональную надежность и достоверность преобразовани . Дельта-кодер содержит компаратор, триггер, регистр сдвига, четыре элемента И, злемент ИЛИ, элемент НЕ,два счетчика, дешифратор, два буферных регистра, элемент эквивалентности, блок посто нной пам ти, реверсивный счетчик, блок мультиплексоров, циф- роаналоговый преобразователь и арифметико-логический блок. Вв еденйе дополнительно счетчика,элемента ИЛИ, .двух дешифраторов и двух элемен- : тов НЕ обеспечивает блокировку ре- версивного счетчика в крайних состо ни х , а также возможность допол-: нительной синхронизации передаваемого сигнала. 1 ил. а (Л to со о ел ю QD

Description

Изобретение относитс  к автоматике и технике св зи и может использоватьс  в системах передачи сигналов (например, речевых).

Цель изобретени  - повышение функциональной надежности и достоверности преобразовани .

На чертеже изображена функциональна  схема устройства.

Дельта-кодер содержит компаратор 1, триггер 2, регистр 3 сдвига,первый 4, второй 5, третий 6 и четвертый 7 элементы И, первый 8 и второй 9 элементы ИЛИ, первый 10, второй 11 и третий 12 счетчики, первый 13, второй 14, третий 15 и четвертый. 16 дешифраторы, первый 17 и второй 18 буферные регистры, первый 19, второй 20 и третий 21 элементы .НЕ,элемент 22 эквивалентности, блок 23 посто нной пам ти,реверсивный счетчик 24, блок 25 мультиплексоров, цифроаналоговый преобразователь (ЦАП 26, арифметико-логический блок 27, информационШ)1й вход 28, вход 29 синхронизации и выход 30.

Устройство работает следующим образом .

Аналоговый сигнал, поступающий на информационный вход 28 устройства , сравниваетс  в компараторе 1 с аппроксиммирующим сигналом с ЦАП 26. Полученна  цифрова  последовательность дискретизируетс  в три- гере 2 сигналом синхронизации с входа 29 и поступает на вход 30 устройства , а также в регистр 3 сдвига Сигналы с выходов регистра 3 анализируютс  элементами И 4 и 5, РШИ 8, первым счетчиком 10 и первым дешифратором 13. Одновременно второй счетчик 1-1, подсчитывает синхроимпульсы с входа 29. Результат подсчета сравниваетс  на элементе 22 эквивалентности с числом из блока 23 посто нной пам ти, соответствующим некоторому заранее заданному интервалу Т . анализа. По истечении каждого интервала Т. счетчики 10 и 11 обнул ютс . Если при этом за вре м  Т . в выходном сигнале дельта-кодера число сдвоенных символов (единиц или нулей) не превысило некоторого числа N,|flj;,H то на выходах первог дешифратора 13 сигналы отсутствуют, если это число больше некоторого числа М„„„„ , то сигналы присутст

вуют

макс

на обоих

выходах дешифра5

0

5

0 5

0

5

0

5

тора 13. Когда число сдвоенных символов находитс  между N и N. сигнал имеетс  лишь на первом выходе; дешифратора 13. С интервалом Тд сигналы с дешифратора 13 записываютс  в первый буферный регистр 17, причем сигнал с его первого выхода инвертируетс  элементом НЕ 19. В конце каждого интервала Т открываютс  элементы И 6 и 7 .и пропускают соответствующие сигналы на входы реверсивного счетчика 24. В результате, если сдвоенных символов меньше , содержимое реверсивного счетчика 24 уменьшаетс  на единицу, а если сдвоенных символов больше N. - увеличиваетс . Сигналы с реверсивного счетчика 24 при помощи блока 25 мультиплексоров управл ют подключением на арифметико-логический блок 27 с блока 23 посто нной пам ти сигналов , соответствующих требуемому (большему или меньшему) шагу квантовани . Арифметико-логический блок 27 в сочетании со вторым буферным регистром 18 и ЦАП 26 представл ет блок восстановлени  аппроксимирующего напр жени .

Третий счет чик 12 ведет подсчет синхроимпульсов с входа 29, при этом наличие в выходном сигнале дельта-кодера сдвоенных импульсов вызывает обнуление этого счетчика 12. .Таким образам счетчик 12 подсчитывает число синхроимпульсов в паузах входного сигнала и при достижении некоторого числа, выбранного с учетом того, что в сигнале холостого хода дельта-кодера практически отсутствуют шумы свободного канала,второй дешифратор 14,вьщает сигнал,который через второй элемент ИЛИ 9 обнул ет второй счетчик 11. Так как это происходит одновременно в кодере и декодере, то по окончании паузы второй счетчик 11 кодера и аналогичный счетчик декодера работают синхронно, благодар  чему повьш1ает- с  функциональна  надежность и достоверность преобразовани .

Третий и четвертый дешифраторы 15 и 16 фиксируют состо ни  реверсивного счетчика 24, соответствующие минимальному и максимальному шагу квантовани . Сигналы с этих дешифраторов после инвертировани  на элементах НЕ 20 и 21 запрещают прохождение сигналов через элементы И 6 и

7 на соответствующие входы реверсив ного счетчика 24. В результате этог предотвращаетс  переход кодера в режиме холостого хода от минимального и максимальному шагу квантовани , а в режиме перегрузки по крутизне - от максимального к минимальному, чт обеспечивает быстрое вхождение кодера в нормальный режим по окончании перегрузки, а также повьшает досто- верность преобразовани  и надежност функционировани  устройства.

Claims (1)

1. Формула изобретени 

   Дельта-кодер, содержащий компа- ратор, первый вход которого  вл етс  информационным входом устройства триггер, регистр сдвига, первый и второй счетчики, первый дешифратор, блок посто нной пам ти, арифметико- .логический блок, реверсивный счетчик , блок мультиплексоров, первый и второй буферные регистры, элемент эквивалентности, первый элемент НЕ, первый элемент ИЛИ, первый, второй, третий и четвертый элементы И и циф- роаналоговый преобразователь, выход которого соединен с вторьм входом компаратора, выход которого подклю- чен к информационному входу тригге- ра, выход которого,  вл ющийс  выходом устройства, соединен с управ- л ющим входом арифметико-логического блока и информационным входом регистра сдвига, пр мые и инверсные выходы первого и второго разр дов которого подключены к первому и второму входам соответственно первого и второго элементов Д, третьи входы которых объединены с входами син- хронизации регистра сдвига и триггера , счетным входом второго счетчика и входом обнулени  второго буферного регистра и подключены к. входу синхронизации устройства, выходы первого и второго элементов И соеди- нень с входами первого элемента ИЛИ выход которого подключен k счетному входу первого счетчика, выходы которого соединены с соответствующими входами первого дешифратора, первый и второй выходы которого подключены к соответствующим- информационньм

   входам первого буферного регистра, первый выход которого через первый элемент НЕ, а второй непосредственно соединены с первыми входами соответственно третьего и четвертого элементов И, вторые входы которых объединены с входами обнулени  первых счетчика и буферного регистра и подключены к выходам элемента эквивалентности , первые и вторые входы которого соединены соответственно с вьгходами второго счетчика и первыми выходами блока посто нной пам ти, вторые выходы которого подключены к информационным входам блока мультиплексоров , управл ющие входы которого соединены с выходами реверсив ноГо счетчика, входы пр мого и обратного счета которого подключены к выходам соответственно четвертого и третьего элементов И, выходы арифметико-логического блока соединены с информационными входами второго буферного регистра, выходы которого подключены к соответствующим входам цифроаналогового преобразовател  и первым входам арифметико-логическог

   . блок.а, отличающийс  тем что, с целью повышени  функциональной надежности и достоверности пре- образовани , в него введены второй, третий и четвертый дешифраторы,второй элемент ИЛИ, второй и третий элементы НЕ и третий счетчик, счетный вход которого объединен со счетным вхрдом второго счетчика, вход обнулени  подключен к выходу первого элемента ИЛИ, а выходы соединены с соответствующими входами второго дешифратора, выход которого подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом элемента эквивалентности а выход подключен к входу обнулени  второго счетчика, выходы блока мультиплексоров подключены к соответствующим вторым входам арифметико-логического блока и входам третьего и четвертого дешифраторов, выходы которых через соответственно второй и третий элементы НЕ соединены с третьими входами соответственно третьего и четвертого элементов И

   Составитель 0„ Ревинский Редактор Л, Пчолкнска  Техред И.Попович Корректор А.Т ско

   7916/57

   Тираж 9 2Подписное

   ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   11роизводственно7полиграфическое предпри тие, г. Ужгород, ул. Проектна ,4