SU1107136A1 - Цифровой функциональный преобразователь - Google Patents

Abstract

ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий три регистра , два реверсивных счетчика, сумматор, блок пам ти, два коммутатора и блок управлени , причем входы первого и второго аргументов преобразовател  соединены с информационными входами составл ющих реверсивных счетчиков, выходы которых соединены с адресным входом блока пам ти, выход которого соединен с информационным входом первого регистра, выход которого подключен к первому информационному входу первого коммутатора, второй информационный вход которого соединен с выходом второго регистра, выход третьего регистра соединен с первым информационным входом сумматора , выход которого подключен к выходу преобразовател , отличающийс  тем, что, с целью увеличени  быстродействи  и расширени  класса решаемых задач за счет дополнительной возможности вычислени  значений функций, первые частные производные которых превышают единицу, в него введены первый и второй дополнительные регистры,, первый и второй .преобразователи пр мого кода в дополнительньш и умножитель, первый и второй входы которого соединены с выходами соответственно первого и второго коммутаторов, выход умножител  соединен с вторым информационным входом сумматора, выход которого подключен к информационным входам третьего регистра и первого дополнительного регистра, выход которого соединен с информационным входом второго регистра , выходы второго и третьего дополнительных регистров соединены соответственно с первым и вторым информационными входами второго коммутатора и входами соответствующих преобразоi вателей пр мого кода в дополнитель- . ньй, выходы которых соединены соотСП ветственно с третьим и четвертым информационными входами .второго коммутатора , информационнее входы второго и третьего дополнительных регистров соединены с входами соответственно первого и второго аргументов, причем блок управлени  содержит двадцать четыре элемента И, восемь элементов ИЛИ, элемент НЕ, восемь одновибраторов, два элемента задержки , фо рмирователь импульсов, триггер 00 и регистр сдвига, подключенный пр мым О) выходом первого разр да к первым входам первого, второго и третьего элементов Ник первым входам первого и второго элементов ИЛИ, инверсный выход первого разр да регистра сдвига соединен с первыми входами элементов И. с четвертого по шестой, пр мой выход второго разр да регистра сдвига соединен с первым входом седьмого элемента И, вторым входом первого и четвертого элементов И и с вторьп м входа

Description

ми первого и второго элементов ИЛИ, инверсный выход второго разр да регистра сдвига соединен с первым входом восьмого элемента И и вторыми входами третьего и шестого элементов И, пр мой выход третьего разр да сдвигового регистра соединен с вторыми,входами второго и восьмого элементов И и третьим входом второго элемента ИЛИ, инверсный въкор, третьего разр да соединен с вторыми входами дев того и седьмого элементов И и с информационным входом регистра сдвига, тактирующий вход которого соединен с входом элемента НЕ и выходом третьего элемента ИЛИ, подключенного первым входом к выходу дев того элемента И, второй вход третьего элемента ИШТ соединен с входами разрешени  записи первого и второго реверсивных счетчиков и второго и третьего дополнительных регистров и с выходом первого одновибратора , вход которого соединен с выходом дес того элемента И, первый вход которого соединен с инверсным выходом триггера и выходом сигнала готовности преобразовател ,второй вход дес того элемента И соединен с входом тактовых импульсов преобразовател  и входом первого элемента задержки , выход которого соедичен с входом установки в единицу триггера, вход установки в ноль которого соединен через формирователь импульсов с выходом одиннадцатого элемента И, первый вход которого с выходом п того элемента И и первым входом четвертого элемента ИЛИ, второй вход одиннадцатого элемента И соединен с первыми вxoдa ш элементов И с двенадцатого по четырнадцатый и через второй элемент задержки с управл ющим входом сумматора и выходом п того элемента ИЛИ, первый вход которого соединен с выходом п тнадцатого элемента И, первый вход которого соединен с пр мым выходом второго одновибратора , второй вход п тнадцатого элемента И соединен с инверсным выходом третьего одновибратора, вход которого подключен к входу второго одновибратора tf выходу шестнадцатого элемента И, первьш вход которого соединен с выходом шестого элемента И, второй вход шестнадцатого элемента И соединен с выходом элемента НЕ, входом четвертого одновибратора и первым входом семнадцатого элемен11

6

та И, второй вход которого соединен с выходом первого элемента ИЛИ, выход семнадцатого элемента И соединен с входами одновибраторов с п того по восьмой, второй вход п того элемента ИЛИ соединен с выходом восемнадцатого элемента И, первый и второй входы которого соединены с пр мым выходом п того одновибрато- ра и инверсным выходом шестого одновибратора , пр мой выход седьмого одновибратора соединен с первым входом дев тнадцатого элемента И, второй вход которого соединен с инверсным выходом четвертого одновибратора и первьгм входом двадцатого элемента И, второй вход и выход которого соединены соответственно с выходом восьмого одновибратора и входом вьшитани  реверсивных счетчиков, второй вход дев того элемента И подключен к выходу второго элемента ИЛИ, выход второго элемента И соединен с первым входом двадцать первого элемента И и первыми входами шестого и седьмого элементов ИЛИ, вторые входы которьпс соединены с выходом восьмого элемента И, выход шестого элемента ИЛИ соединен с вторым входом двенадцатого элемента И, третий вход седьмого элемента ИЛИ соединен с вькодом третьего элемента И и первым входом восьмого элемента ИЛИ, второй вход которого соединен с выходом четвертого элемента И, первым входом двадцать второго элемента И и вторым входом четвертого элемента ИЛИ, выход которого соединен с вторым входом четырнадцатого элемента И, третий вход восьмого элемента ИЛИ соединен с выходом седьмого элемента И и первьм входом двадцать третьего элемента И, второй вход которого соединен с пр мым выходом четвертого одновибратора, вторыми входами двадцать первого и двадцать второго элементов И и первым входом двадцать четвертого элемента И, выход которого соединен с входом установки

в ноль третьего регистра, второй вход двадцать четвертого элемента И соединен с выходом седьмого элемента ИЛИ и вторым входом тринадцатого элемента И, выходы двадцать третьего и двадцать первого элементов И соединены с входами суммировани  соответственно первого и второго реверсивных счетчиков, выхст двадцать второго элемента И соединен с управл ющим .входом &лока пам ти, выходы двадцатого , двенадцатого, тринадцатого и четырнадцатого элементов И соединены с управл ющими входами соответственно с первого по третий регистров и первого дополнительного регистра, вы110713 . 6 ходы восьмого элемента ИПИ и первого, восьмого и п тото элементом И соединены с управл юиу1мч нходами второго коммутатора, выходы первого элемента ИЛИ и шестого элементл И соединены с управл ющими входами первого коммутатора,

1

Изобретение относитс  к автоматике и вычислительной технике.

. Известен функциональный преобразователь , содержа1ций группу входных преобразователей, блок пам ти, блок управлени , формирователь интерполирующих функций, регистры, умножители и сумматор CllНедостатками функционального преобразовател   вл ютс  сложность технической реализации из-за использовани  большого количества умножителей и пониженна  точность преобразовани  из-за использовани  при вычислени х промежуточного представлени  сигналов в аналоговой форме.

Наиболее близким по технической сущности к предлагаемому  вл етс  цифровой функциональный преобразователь многих, переменных, содержащий коммутаторы,группу из п реверсивных счетчиков (где п - количество независимых переменных), подключенных установочными входами к шинам ввода соответствующих переменных, входами управлени  установкой кода - к первому выходу блока управлени , суммирующими входами - к соответствующим выходам первой группы выходов блока управлени , вычитающими входами к соответствующим вьо:одам второй группы выходов блока управлени , а выходами - к адресным входам блока пам ти, соединенного управл ющим входом с вторым выходом блока управлени , а выходом - с информационным входом первого регистра, подключенного выходом к первому информационному входу первого коммутатора, соединенного вторым информационным входом с выходом второго регистра, причем выход третьего регистра подключен к первому входу сумматора, выход которого  вл етс  выходом цифрового функционального преобразовател  многих переменных, а управл ющие входы регистров соединены с соответствующими выходами третьей группы рыходов блока управлени , подключенного третьим выходом к управл ющему входу сумматора , соединенного вторым входом с выходом блока пам ти и с информационным входом второго регистра, а выходом - с информационным входом блока пам ти, причем выход переполнени  каждого i-го () реверсивного счетчика подключен к счетному

5 входу (-ъ-И)-го реверсивного счетчика, а выход л-го реверсивного счетчика соединен с управл ющими входами первого коммутатора и второго коммутатора , подключенного информационными

0 входами и выходами первого и второго регистров, а выходы коммутаторов соединены с входа комбинационного суммировани , подключенного выходом к информационному входу третьего

5 регистра С2.

Недостатками известного устройства  вл ютс  ограниченность класса воспроизводных функций из-за невозможности воспроизведени  функций,

0 первые частные производные которых превышают единицу, и пониженное iбыстродействие из-за формирований функции внутри каждой подобласти аппроксимации путем последовательного

5 построчного интегрировани  yзJIoвыx значений первых производных.

Цель изобретени  - увеличение быстродействи  и расширение класса решаемых задач за счет дополнительной

0 возможности вычислени  значений функций , первые частные производные которых превышают единицу.

Поставленна  цель достигаетс  тем, что в цифровой функциональный 31 преобразователь, содержащий три регистра , два реверсивных счетчика, сумматор, блок пам ти, два коммутато ра и блок управлени , причем входы первого и второго аргументов преобразовател  соединены с информационны ми входами соответствук цих реверсивных счетчиков, выходы которых соединены с адресным входом блока пам ти, выход которого соединен с информационным входом первого регистра, выход которого подключен к первому информационному входу первого коммутатора второй, информационный вход которого соединен с выходом второго регистра, выход третьего регистра соединен с первым информационным входом сумматора , выход которого подключен к выходу преобразовател , дополнительно введены первый и второй дополнительные регистры, первый и второй преобразователи пр мого кода в дополнительный и умножитель, первый и второ входы которого соединены с выходами соответственно первого и второго коммутаторов, выход умножител  соеди нен с вторым информационным входом сумматора, выход которого подключен . к информационным входам третьего регистра и первого дополнительного регистра, выход которого соединен с информационным входом второго 1регистра , выходы второго и третьего дополнительньк регистров соединены соответственно с первым и вторым информационными входами второго коммутатора и входами соответствующих преобразователей пр мого кода в дополнительный выходы которЬЕС соединены соответствен но с третьим и четвертым информационными входами второго коммутатора, информационные входы второго и третьего дополнительных регистров соединены с входами соответственно первого и второго аргументов, причем блок управле- 45 тый

ни  содержит двадцать четыре элемента И, восемь элементов ИЛИ, элемент НЕ, восемь одновибраторов, два элемента задержки, формирователь импуль сов, триггер и регистр сдвига, подключенньй пр мым выходом первого разр да к первымвходам первого, второго и третьего элементов И и к первым входам первого и второго элементов ИЛИ инверсный вьгход первого разр да регистра сдвига соединен с первыми входами элементов И с четвертого по шестой , пр мой выход второго разр да реуправл ющим входом сумматора и выходом п того элемента ИЛИ, первый вход которого соединен с выходом п тнадцатого элемента И, первый вход которого соединен с пр мым выходом второго одновибратора, второй вход п тнадцатого элемента И соединен с инверсным выходом третьего одновибратора, вход которого подключен к входу второго одновибратора и выходу шестнадцатого элемента И, первьм вход которого соединен с выходом шестого элемента И, второй вход шестнадцатого эле6 гистра сдвига соединен с первым входом седьмого элемента И, вторым входом первого и четвертого элементов И и с вторыми входами первого и второго элементов ИЛИ, инверсный выход второго разр да регистра сдвига соединен с первым входом восьмого элемента И и вторыми входами третьего и шестого элементов И, пр мой выход третьего разр да сдвигового регистра соединен с вторыми входами второго и-восьмого элементов И и третьим входом второго элемента ИЛИ, инверсньй выход третьего разр да соед1 нен с вторыми входами дев того и седьмого элементов И и с информационнь1м входом регистра сдвига, тактирующий вход которого соединен с входом элемента НЕ и выходом третьего элемента ИЛИ, подключенного первым входом к выходу дев того элемента И, второй вход третьего элемента ИЛИ соединен с входами разрешени  записи первого и второго реверсивных счетчиков и второго и третьего дополнительных регистров и с выходом первого одновибратора, вход которого соединен с выходом дес того элемента И, первый вход которого соединен с инверсным выходом триггера и выходом сигнала готовности преобразовател , второй вход дес того элемента И соединен с входом тактовых импульсов преобразовател  и входом первого элемен- - та задержки,- выход которого соединен с входом установки в единицу триггера , вход установки в ноль которого соединен через формирователь импульсов с выходом одиннадцатого элемента И, первый вход которого соединен с выходом п того элемента И и первым входом четвертого элемента ИЛИ, второй вход одиннадцатого элемента И оединен с первьп 1и входами элеменов И с двенадцатого по четырнадцаи через второй элемент задержки с S11 мента И соединен с выходом элемента НЕ,, входом четвертого одновибратора и первым входом семнадцатого элемента И, второй вход которого соединен с выходом первого элемента ИЛИ, выход, семнадцатого элемента Н соединен с входами одновибраторов с п того по восьмой, второй вход п того элемента ШТИ соединен с выходом восемнадцатого элемента И, первьм и второй входы которого соединены с пр мым выходом п того одновибратора и инверсным выходом шестого одновибратора , пр мой выход седьмого одновибратора соединен с первым входом дев тнадцатого элемента И, второй вход которого соединен с инверсным выходом четвертого одновибратора и первым входом двадцатого элемента И, второй вход и выход которого соединен соответственно с выходом восьмого одновибратора и входом вычитани  реверсивных счетчиков, второй вход дев того элемента И подключен к выхо ду второго элемента ИЛИ, выход второго элемента И соединен с первым входом двадцать первого элемента И и первыми входами шестого и седьмого элементов ИЛИ, вторые входы которых соединены с выходом восьмого элемента И, выход шестого элемента ИЛИ соединен с вторым входом двенадцатого элемента И, третий вход седьмого элемента ИЛИ соединен с выходом третьего элемента И и первым входом восьмого элемента РШИ, второй вход которого соединен с выходом четверто го элемента И, первым входом двадцат второго элемента И и вторым входом четвертого элемента ИЛИ, выход кото рого соединен с вторым входом четырнадцатого элемента И, третий вход восьмого элемента ИЛИ соединен с выходом седьмого элемента И и первым входом двадцать третьего элемента И второй вход которого соединен с пр мым выходом четвертого одновибратора вторыми входами двадцать первого и двадцать второго элементов И и первы входом двадцать четвертого элемента И выход которого соединен с входом установки в ноль третьего регистра, второй вход двадцать четвертого элемента И соединен с выходом седьмого элемента ИЛИ и вторым входом тринадцатого элемента И, вьпходы двадцать третьего и двадцать первого элементов И соединены с входами суммироваНИН соответственно первого и второго реверсивных счетчиков, выход двадцать второго элемента И соединен с управл ющим входом блока пам ти, выходы двадцатого, двенадцатого, тринадцатого и четырнадцатого элементов И соединены с управл ющими входами соответственно с первого по третий регистров и первого дополнительногорегистра, вьсходы восьмого элемента ИЛИ и первого , восьмого и п того элементов И соединены с управл юшими входами втог рого коммутатора, выходы первого элемента ИЛИ и шестого элемента И соединены с управл ющими входами первого коммутатора. На фиг.1 приведена блок-схема преобраэовател ; на фиг.2 - конструкци  блока управлени . Цифровой функщ1ональный преобразовате ,пь содержит реверсивные счетчики 1, входы 2 аргументов, входы 3 разрешени  записи счетчиков 1, блок 4 управлени , входы 5 и 6 соответственно cyм иpoвaни  и вычитани  счетчиков 1, блок 7 пам ти, вход 8 управлени  блоком 7 пам ти, регистр 9, коммутатор 10, регистры 11 и 12, сумматор 13, умножитель 14, коммутатор 15, управл юи ий вход 16, дополнительный регистр 17, вход 18 обнулени  и управл ющий вход 19, дополнительные регистры 20, управл ющие входы 21 и 22 коммутаторов 15 и 10, преобразователи 23 пр мого кода в дополнительБлок управлени  Содержит элементы И 2А-46, элементы ИЛИ 47-54, элемент НЕ 55, одновибраторы 56-63, элементы 64 и 65 задержки, формирователь 66 импульсов, триггер 67, регистр 68 сдвига, выход 69 сигнала готовности, тактовый вход 70 и элемент И 7 1 . Цифровой функциональный преобразователь может производить вьиислени  значений функций двух переменных, но, учитыва  сущность построени  структуры преобразовани  дл  двух и более переменных, рассмотрим работу преобразовани  дл  общего случа . Цифровой функциональньп преобразователь работает следующим образом. Исходна  функци  f(v ...} аппроксимируетс  п -мерным полиноминальным сплайном первого пор дка, нормированные значени  ординат которого в узлах подобластей аппроксимации перед 711 началом работы записываютс  в блок 7 пам ти. Каждый цикл работы преобразовател  состоит из такто и начинаетс  со считывани  по шинам 2 (фиг,1) кодов переменньгх в реверсивные счтечики 1 и регистры 20, При этом старшие разр ды кодов переменньгх , определ ющие узлы подобластей аппроксимации, считываютс  в реверсивные счетчики 1, а младшие разр ды кодов переменных, определ ющие приращени  переменных внутри подобластей аппроксимации, считываютс  в регистры 20. Выполн етс  перва  группа из 2 тактов, в каждом из которых из блока 7 пам ти в регистр 9 считываетс  ордината одного из узлов подобласти аппроксимации, умножаетс  в умножителе 14 на значение приращени  первой переменной в пр мом 20 или дополнительном коде, выбираемое с помощью коммутатора 15, Результат перемножени  суммируетс  в сумматоре 13 с содержимым регистра 12 и записываетс  в один из регистров 11,12 или 17. При этом переход от одного к другому узлам аппроксимации дл  выборки из блока 7 пам ти ординат этих узлов осуществл етс  в каждом такте путем добавлени  или вычитани  единицы младшего разр да в одном из реверсивных счетчиков 1. По окончании первой группы тактов выполн ютс  последуюи т.д. такщие группы из тов, в каждой из которых значени  приращений в пр мом или дополнительном коде одной из остальных переменньгх умножаютс  на результаты вычислений по предыдущей группе тактов. По окончании последней группы из двух тактов, в которых два результата вычислений по предпоследней группе тактов умножаютс  на значение приращени  последней переменной в пр мом и дополнительном коде и суммируютс  полученные произведени , результат суммировани ,  вл ющийс  вычисленным значением функции Су,Х2.,...; Хи) , считываетс  на выход функционального преобразовател . Далее описанный цикл функционального преобразовани  повтор етс  дл  новых значений переменных Рассмотрим подробнее-работу устройства дл  случа  выполнени  функционального преобразовани  по двум переменным ((и,Х2)В исходном состо нии обнулены, сумматор 13, а также триггер 67 и регистр 68 сдвига блока 4 управлени  (цепи приведени  в исходное состо ние не показаны) . С приходом на гшшу 70 (фиг.2) Импульса запуска синхронизирующей частоты и началом первого такта работы этот импульс проходит через открытый элемент И 32 на вход одновибратора 56 и одновременно с зтим поступает на вход элемента 64 задержки. Одновибратор 56 по положительному фронту входного сигнала формирует импульс, поступающий через выход 3 блока 4 управлени  на входы управлени  установкой кода реверсивных счетчиков 1 и регистров 20. Старшие и младшие разр ды входных переменных х и х считываютс  в счетчики 1 и регистры 20 соответственно. По истечении времени задержки импульс с выхода элемента 64 задержки устанавливает триггер 67 в единичное состо ние , запирающее элемент И 32 и преп тствующее повторному запуску устройства до окончани  цикла функционального преобразовани . Выходной импульс одновибратора 56 через элемент ИЛИ 49 поступает на вход элемента НЕ 55 и на тактирующий вход регистра 68 сдвига. По заднему фронту этого импульса, соответствующему окончанию записи информации в счетчики 1 и регистры 20, в регистре 68 (выполненном по схеме о перекрестной св зью на триггерах Ъ, -типа) формируетс  единичный сигнал на пр мом выходе первого разр да, отпирающий элемент И 25 и элементы ИЛИ 47, 48, 53 и 54. Сигнал с выхода элемента ИЛИ 47 поступает на управл ющий вход коммутатора 10, подключа  выход регистра 9 к входу умножител  14. Сигнал с выхода элемента ИЛИ 54 поступает на управл ющий вход коммутатора 15, подключа  выход дополнительного кода первого из регистров 2 к второму входу умножител  14. Задний фронт импульса одновибратора 56, инвертированный элементом НЕ 55, запускает Одновибратор 59 и через элемент И 39, открытый сигналом с вькода элемента ИЛИ 47, запускает одно- . вибраторы . Импульс с пр мого вькода одновибратора 59 через эле„ент И 46, открытый сигналом с выхода элемента ИЛИ 53, и выход 18 блока управлени  поступает на вход обнулени  регистра 12, а импульс с инверсного выхода одновибратора 59 блокирдгет прохождение импульсов с БЫХОДОЕ одновибраторов 62 и 63 на врем  обнулени  регистра 12. По окончании обнулени  регистра 12 импульсы с выходов одновибраторов 62 и 63 поступают на управл ющие входы регистра 9 и блока 7 пам ти соответственно, Сигналом Выборка кристалла с вькода элемента И 42 блок 7 пам ти, на шину выбора режима Чтениетзапись коттэ- рого подан потенциал Чтение (не показано), осуществл ет выборку данных по адресу, соответствующему значени м выходных кодов счетчиков 1. Сигналом с выхода элемента И 41 осуществл етс  запись этих данных в регистр 9. Поскольку в блоке 7 пам ти записаны нормированные значени  С ординат аппроксимирующего сплайна 3(х-(,У2.) дл  узловых точек (х|,х|) подобластей аппроксимации

р..

UT-I-;

()

где () и (x x|) - шаг разбиени  области аппроксимации по первой и второй переменным соответственно , tYi vyi2 число шагов разбиени  по соответствующей переменной, а коды старших разр дов переменных х и Xj, считанные в реверсивные счетчики 1, определ ют адрес первого (начального) узла текущей подобласти аппроксимации, например, с координатами (х, х), то в регистр 9 будет считано значение ординаты дл  этого первого узла. Умножитель 14 выполн ет умножение ординаты С , поступающей на его вход с выхода регистра 9, на значение дополнительного кода приращени  первой переменной внутри данной подобласти аппроксимации , т.е. на код (xij х) с выхода первого из регистров 20. Сформированное произведение суммируетс  с нулевым кодом регистра 12 и фиксируетс  на выходе сумматора 13. Дл  этого на управл юпщй вход сумматора 13 с выхода элемента ИЛИ 51 подаетс  импульс, сформированный С помощью одновибраторов 60 и 61 и элемента И 40. Передний фронт этого импульса по вл етс  на выходе элемента ИЛИ 51 после установлени  кода произведени  на выходе умножител  14. и его суммировани  в сумматоре 13 с кодом регистра 12, а длительность импульса определ етс  временем фик-.

сации (записи) кода суммы на выходе сумматора 13. После фиксации результата на выходе сумматора 13 импульс с выхода элемента 65 задержки проходит через элемент И 35, открытый сигналом с выхода элемента ИЛИ 53, на управл ющий вх(ед регистра 12. В регистр 12 переписываетс  значение выходного сумматора 13 равное

N.-Ci(xV-XO

Второй такт работы начинаетс  с поступлени  зад;него фронта импульса

с выхода элемента 63 задержки через элемент И 31, открытый, сигналом с выхода элемента ИЛИ 48, и элемент ИЛИ 49 на тактирующий вход регистра 68 и вход элемента НЕ 55. По заднему

фронту импульса единица записываетс  во второй разр д регистра 68, а состо ние остальных разр дов регистра не измен етс . При этом запираютс  элементы И 25 и элементы ИЛИ 53 и 54,

отпираютс  элементы И 71 и 29 и элемент ИЛИ 50, а элементы ИЛИ 47 и 48 остаютс  в открытом состо нии. Сигнал с выхода элемента И 71 поступает на управл ющий вход коммутатора 15, подключа  к входу умножител  14 пр мой выход первого из регистров 20. Другой вход умножител  14 остаетс  подключенным через коммутатор 10 к выходу регистра 9. Задний фронт импульса с

вькода элемента 65 задержки, инвертированный элементом НЕ 55, запускает одновибратор 59 и, Лроход  через элемент И 39, запускает одновибраторы 60-63. Импульс с пр мого выхода одновибратора 59 через элемент И 45, открытый сигналом с выхода элемента И 29, поступает на суммирующий вход первого из реверсивных счетчиков 1, добавл   к его содержимому единицу младшего разр да. Поскольку состо ние второго реверсивного счетчика 1 не измен етс , то код на адресных входах блока 7 пам ти станет соответствовать адресу второго узла текущей подобласти аппроксимации. Аналогично

описанному по окончании установлени  кода в первом реверсивном счетчике 1 импульсы с выходов одновибраторон 62 и 63 поступ т на управл ю цие входы блока 7 пам ти и регистра 9. В результате код ординаты ,j второго узла аппроксимации будет считан из блока 7 пам ти в регистр 9 и через коммутатор 10 поступит на вход

умножител  14, на другой вход которого через коммутатор 15 подаетс  с первого из регистров 20 пр мое значение кода приращени  первой переменной внутри подобласти аппроксимации

Произведение этих кодов с выхода умножител  14 суммируетс  в сумматор 13 с содержанием регистра 12. После фиксации окончательного результата код на выход-е сумматора 13 равный

M7--Civi,j( .

считываетс  в регистр 17 импульсом, поступающим на управл ющий вход регистра 17 с выхода элемента 65 задержки через элемент ИЛИ 51 и элемент И 36, открытый сигналом с выхода элемента liJM 50.

Третий такт работы начинаетс  с поступлени  заднего фронта импульса с выхода элемента 65 задержки через элементы И 31 и ИЛИ 49 на тактирующий вход регистра 68 и вход элемента НЕ 55. По этому фронту единица записываетс  в третий разр д регистра 68, состо ние остальных разр дов которого не измен етс . Выходными сигналами регистра 68 запираютс  элементы И 29 и ИЛИ 50, отпираютс  элементы И 24 и ИЛИ 52 и 53, а элементы И 71 и ИЛИ 47 и 48 остаютс  в открытом состо нии. При этом Акод регистра 9 через коммутатор 10 подключен к первому входу умножител  14, второй вход которого через коммутатор 15 соединен с пр мым выходом первого из регистров 20. Положительным перепадом напр жени  с выхода элемента НЕ запускаютс  одновибраторы 59-63. Импульс с пр мого выхода одновибратора. 59 через элемент И 46, открытый сигналом с выхода элемента ИЛИ 53, обнул ет регистр 12 и через элемент И 43, открытый сигналом с выхода элемента И 24,добавл ет еди ницу младшего разр да во второй из реверсивных счетчиков 1 (в котором было записано значение кода адреса хЗ по второй переменной х). В результате это счетчик 1 переходит в состо ние, при котором на его выходе формируетс  код х| , а на адресных входах блока 7 пам ти устанавливаютс  коды адреса (х ) третьего узла текущей подробности аппроксимации. После установлени  кода в счетчике 1 и обнулени  регистра 12 импульсы с выходов одновибраторов 62 и 63 поступают на управл ющие входы блока 7

пам ти и регистра 9, осуществл   считывание кода -ординаты C-i.+H , in третьего узла аппроксимации из блока 7 пам ти в регистр 9. Умножитель 14 перемножает код регистра 9 на пр мой код первого из регистров, 11, а на выходе сумматора 13 формируетс  и фиксируетс  код j () По окончании фиксации кода на выходе сумматора 13 импульсов с выхода элемента 65 задержки, поступающего через элемент И 35 на управл ющий вход регистра 12, осуществл етс  считывание кода I4j в-регистр 12. Одновременно импульсом с вьосода элемента 65 задержки через элемент И 34, открытый сигналом с выхода элемента ИЛИ 52, осуществл етс  перепись кода N2 из регистра 17 в регистр 11.

Б четвертом такте работы по заднему фронту импульса с выхода элемента 65 обнул етс  первый разр д регистра 68 сдвига и запускаютс  одновибраторы 59-63. Запираютс  элементы И 71, 24 и ИЛИ 52, 53, отпираютс  элементы И 26 и ИЛИ 50, 54, а элементы ИЛИ 47 и 48 остаютс  в открытом состо нии. Второй вход умножител  14 через коммутатор 15 подключаетс  к выходу дополнительного кода первого из регистров 20. Импульсом с пр мого выхода одновибратора 59 через элемент И 44, открытый выходным сигналом элемента И 26, из содержимого первого из реверсивных счетчиков 1 вычитаетс  единица мпадшего разр да и на выходе этого счетчика устанавливаетс  код х . По окончании устан овлени  кода в счетчике импульсами с выходов одновибраторов 62 и 63 производитс  считывание из блока 7 пам ти в регистр 9 кода ординаты С чет-. вертого узла (х, х| ) текущей подобласти аппроксимации. Умножитель 14 умножает значение этого кода на значение приращени  первой переменной в дополнительном коде, а на выходе сумматора 13 формируетс  и фиксируетс  код

,J44(r.XiVNs

После фиксации в сумматоре 13 кода результата импульсом с выхода элемента 65 задержки, исход щим через элемент И 36 на управл ющий вход регистра 17, содержимое сумматора 13 переписываетс  в регистр 17.

По заднему фронту импульса с выхода элемента 65 задержки заканчиваетс  перва  группа из тактов и начинаетс  втора  группа из 2 тактов (п того и шестого). В п том такте работызадним фронтом импульса с выхода элемента 65 задержки обнул етс  второй разр д, регистра 68 сдвига и зaпyckaeтc  одновибратор 59. Запираютс  элементы И 26 и ИЛИ 47, 50, 54, отпираютс  элементы И 28, 30 и ИЛИ 52, 53, а элемент ИЛИ 48 остаетс  в открытом состо нии. Сигналом с выхода элемента И 28 переключаетс  комму татор 10, соедин   выход регистра 11 с первым входом умножител  14, а сиг налом с выхода элемента И 30 переклю чаетс  коммутатор 15, соедин   выход дополнительного кода второго из регистров 20 с вторьм входом умножител 14. Выходной сигнал элемента НЕ 55 через элемент И 38, открытый сигналом с выхода элемента И 28, запускае одновибраторы 57 и 58. Импульсы с пр мого выхода одновибратора 59 чере элемент И 46 обнул ют регистр 12. Умножитель 14 перемножает код Mr с выхода регистра 11 на значение прира щени  второй переменной в дополнительном коде с выхода второго из регистров 20. После установлени  кода произведени  на вькоде умножител  14 и кода суммы па выходе сумматора ТЗ г импульсом с выхода элемента И 37, поступающим через элемент ИЛИ 51 на .управл ющий вход сумматора 13, фиксируетс  выходной код Ng сумматора 13 Kl5-HiCxt-X2 После фиксации выходного кода сумматора 13 импульсом с выхода элемента 65 задержки, проход щим через элемент И 35 на регистр 12, код сумматора 13 считываетс  в регистр 12. Одновременно выходным импульсом элемента 65 задержки, проход щим через элемент И 34 на регистр 11, содержимое регистра 17 переписываетс  в регистр 11. В шестом такте работы задним фрон том импульса с выхода элемента 65 за держки обйул етс  третий разр д регистра сдвига и запускаютс  одновибраторы 57-59. Запираютс  элементы И 30 и ИЛИ 48, 52, 53, отпираютс  элементы И 27 к ИЛИ 50, а элемент И 28 остаетс  в открытом состо нии. Сигналом с выхода элемента И 27 переклю чаетс  коммутатор 15, соедин   пр мо выход второго на регистров 20 с вторым входом умножител  14. Первый вход умножител  14 остаетс  подключенным через коммутатор 10 к выходу регистра 11. Умножитель 14 перемножает код MS с выхода регистра 11 на значение пр мого кода приращени  второй переменной . После установлени  кода произведени  и его суммировани  в сумматоре 13 с кодом регистра 12 на-выходе элемента ИЛИ 51 формируетс  импульс, фиксирующий выходной код сумматора 13, равный Нв М5СХ1-Х2)-1Ц5Ог С | -УлХУ - 2 Ct.,j(x,( «-Ч..ЗН.СУ.-K-jXx - ) S(Xx,Xi), т.е. код, равный результатам функционального преобразовани  по двум переменным . Импульс с выхода элемента 65 задержки через элемент И 33, открытый сигналом с выхода элемента И 27, поступает на вход формировател  66, дифференцирук цего этот импульс по переднему фронту. Выходной сигнал формировател  66 обнул ет триггер 67, сигнал с выхода которого разблокирует элементаИ 32, и поступает на выходную шину 69, свидетельству  о завершении цикла преобразовани  и готовности начала нового цикла. Новый цикл преобразовани  начинаетс  по сигналу импульса внешней синхронизации и выполн етс  аналогично описанному (дл  работы в режиме внутренней синхронизации шину 69 нудно подключить к шине 7.0) . Таким образом, предлагаемый цифровой функциональный преобразователь по срав.нению с прототипом позвол ет осуществл ть преобразование дл  более широкого класса функций, включающего функции, первые частные производные которых превьш1ают единицу (что определ етс  соотношением разр дности слов блока 7 пам ти и длин подынтервалов аппроксимации), а также обладает более высоким быстродействием,осуществл   полньш цикл преобразовани  за фиксированное число тактов, не за- вис щее от длин подынтервалов аппроксимации . При реализации рассмотренного преобразовател  на современной элементной базе (включа  перспективные варианты быстродействующих двоичных умножителей на ТТЛ схемах) врем  полного цикла преобразовани  (при представлении подынтервалов аппроксимации Тб-разр дным кодом) дл  случа  двух переменных составл ет 6-20 мкс, а

nCIOLlgj ,n7j сю ITTLJT 1ГГ иЗ- дл  случа  трех переменных 12-50 мкс, что более чем на пор док меньше времени цикла преобразовани  в прототипе .

Claims (1)

1. ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий три регистра, два реверсивных счетчика, сумматор, блок памяти, два коммутатора и блок управления, причем входы первого и второго аргументов преобразователя соединены с информационными входами составляющих реверсивных счетчиков, выходы которых соединены с адресным входом блока памяти, выход которого соединен с информационным входом первого регистра, выход которого подключен к первому информационному входу первого коммутатора, второй информационный вход которого соединен с выходом второго регистра, выход третьего регистра соединен с первым информационным входом сумматора, выход которого подключен к выходу преобразователя, отличающийся тем, что, с целью увеличения быстродействия и расширения класса решаемых задач за счет дополнительной возможности вычисления’значений функций, первые частные производные которых превышают единицу, в него введены первый и второй дополнительные регистры,, первый и второй преобразователи прямого кода в дополнительный и умножитель, первый и второй входы которого соединены с выходами соответственно первого и второго коммутаторов, выход умножителя соединен с вторым информационным входом сумматора, выход которого подключен к информационным входам третьего' регистра и первого дополнительного регистра, выход которого соединен с информационным входом второго регистра, выходы второго и третьего дополнительных регистров соединены соответственно с первым и вторым информационными входами второго коммутатора и входами соответствующих преобразователей прямого кода в дополнитель- . ный, выходы которых соединены соответственно с третьим и четвертым информационными входами второго коммутатора, информационнее входы второго и третьего дополнительных регистров соединены с входами соответственно первого и второго аргументов, причем блок управления содержит двадцать четыре элемента И, восемь элементов ИЛИ, элемент НЕ, восемь одновибраторов, два элемента задержки, формирователь импульсов, триггер и регистр сдвига, подключенный прямым выходом первого разряда к первым входам первого, второго и третьего элементов И и к первым входам первого и второго элементов ИЛИ, инверсный выход первого разряда регистра сдвига соединен с первыми входами элементов И. с четвертого по шестой, прямой выход второго разряда регистра сдвига соединен с первым входом седьмого элемента И, вторым входом первого и четвертого элементов И и с вторыми входаsu__m, nozias >

   ми первого и второго элементов ИЛИ, инверсный выход второго разряда регистра сдвига соединен с первым входом восьмого элемента И и вторыми входами третьего и шестого элементов И, прямой выход третьего разряда сдвигового регистра соединен с вторыми,входами второго и восьмого элементов И и третьим входом второго элемента ИЛИ, инверсный выхор; третьего разряда соединен с вторыми входами девятого и седьмого элементов И и с информационным входом регистра сдвига, тактирующий вход которого соединен с входом элемента НЕ и выходом третьего элемента ИЛИ, подключенного первым входом к выходу девятого элемента И, второй вход третьего элемента ИЛИ соединен с входами разрешения записи первого и второго реверсивных счетчиков и второго и третьего дополнительных регистров и с выходом первого одновибратора, вход которого соединен с выходом десятого элемента И, первый вход которого соединен с инверсным выходом триггера и выходом сигнала готовности преобразователя,второй вход десятого элемента И соединен с входом тактовых импульсов преобразователя и входом первого элемента задержки, выход которого соединен с входом установки в единицу триггера, вход установки в ноль которого соединен через формирователь импульсов с выходом одиннадцатого элемента И, первый вход которого соединен с выходом пятого элемента И и первым входом четвертого элемента ИЛИ, второй вход одиннадцатого элемента И соединен с первыми входами элементов И с двенадцатого по четырнадцатый и через второй элемент задержки с управляющим входом сумматора и выходом пятого элемента ИЛИ, первый вход которого соединен с выходом пятнадцатого элемента И, первый вход которого соединен с прямым выходом второго одновибратора, второй вход пятнадцатого элемента И соединен с инверсным выходом третьего одновибратора, вход которого подключен к входу второго одновибратора и выходу шестнадцатого элемента И, первый вход которого соединен с выходом шестого элемента И, второй вход шестнадцатого элемента И соединен с выходом элемента НЕ, входом четвертого одновибратора и первым входом семнадцатого элемен та И, второй вход которого соединен с выходом первого элемента ИЛИ, выход семнадцатого элемента И соединен с входами одновибраторов с пятого по восьмой, второй вход пятого элемента ИЛИ соединен с выходом восемнадцатого элемента И, первый и второй входы которого соединены с прямым выходом пятого одновибратора и инверсным выходом шестого одновибратора, прямой выход седьмого одновибратора соединен с первым входом девятнадцатого элемента И, второй вход которого соединен с инверсным выходом четвертого одновибратора и первым входом двадцатого элемента И, второй вход и выход которого соединены соответственно с выходом восьмого одновибратора и входом вычитания реверсивных счетчиков, второй вход девятого элемента И подключен к выходу второго элемента ИЛИ, выход второго элемента И соединен с первым входом двадцать первого элемента И и первыми входами шестого и седьмого элементов ИЛИ, вторые входы которых соединены с выходом восьмого элемента И, выход шестого элемента ИЛИ соединен с вторым входом двенадцатого элемента И, третий вход седьмого элемента ИЛИ соединен с выходом третьего элемента И и первым входом восьмого элемента ИЛИ, второй вход которого соединен с выходом четвертого элемента И, первым входом двадцать второго элемента И и вторым входом четвертого элемента ИЛИ, выход которого соединен с вторым входом четырнадцатого элемента И, третий вход восьмого элемента ИЛИ соединен с выходом седьмого элемента И и первым входом двадцать третьего элемента И, второй вход которого соединен с прямым выходом четвертого одновибратора, вторыми входами двадцать первого и двадцать второго элементов И и первым входом двадцать четвертого элемента И, выход которого соединен с входом установки в ноль третьего регистра, второй вход двадцать четвертого элемента И соединен с выходом седьмого элемента ИЛИ и вторым входом тринадцатого элемента И, выходы двадцать третьего и двадцать первого элементов И соединены с входами суммирования соответственно первого и второго реверсивных счетчиков, выхсц двадцать второго элемента И соединен с управляющим входом блока памяти, выходы двадцатого, двенадцатого, тринадцатого и четырнадцатого элементов И соединены с управляющими входами соответственно с первого по третий регистров и первого дополнительного регистра, вы ходы восьмого элемента НИИ и первого, восьмого и пятого элементов И соединены с управляющими входами второго коммутатора, выходы первого элемента ИЛИ и шестого элемента И соединены с управляющими входами первого коммутатора.