SU1311022A1 - Аналого-цифровой преобразователь - Google Patents

Abstract

Изобретение относитс  к измерительной и вычислительной технике и может быть использовано дл  получени  количественной информации о быстро- протекающих процессах. В преобразователь , содержащий усилитель 1 разности , аналого-цифровой преобразователь 2 разности, первый цифроаналого- вый преобразователь 3, сумматор 7, мультиплексор 6, блок 9 угфавлени , ,с целью уменьшени  динамической погрешности и расширени  диапазона входного сигнала, введены блок 4 задани  режима работы устройства и блок 5 экстрапол ции. Положительный зффект достигаетс  за счет введени  параллельного канала и использовани  усовершенствованного алгоритма уравновешивани . 3 з.п. ф-лы, 6.ил. 9 . i

Description

1

Изобретение,относитс  к измерительной и вычислительной технике и может быть использовано дл  получени  количественной информации о бы- стропротекающих процессах.

Целью изобретени   вл етс  уменьшение динамической погрешности и рширение частотного диапазона входного сигнала,

На фиг. 1 представлена структурна  схема устройства; на фиг. 2 - функциональна  схема блока задани  режима работы устройства; на фиг. функциональна  схема блока экстрапол ции; на фиг, 4 - временные диаграммы работы устройства; на фиг. функциональна  схема блока управлени ; на фиг. 6 - временные диаграммы работы блока управлени .

Аналого-цифровой преобразовател ( фиг, ) содержит усилитель 1 разности , аналого-цифровой преобразователь 2 разности, первый цифроана логовый преобразователь 3, блок 4 задани  режима работы устройства, блок 5 экстрапол ции, мультиплексо 6,- сумматор 7, второй цифроаналого преобразователь 8, блок 9 управлен

Блок 4 задани  режима работы устройства выполнен на первом, втором, третьем элементах 10, 1, 12 И, первом и .втором элементах 13 и 14 ИЛИ, счетчике 15 импульсов, триггере 16. Блок 5 экстрапол ции выполнен на первом и втором регистрах 17 и 18, .первом и втором сумматорах 19 и 20, умножителе 21, первом и втором мультиплексорах 22 и 23,

Блок 9 управлени  выполнен на п ти 40 мени t и t (фиг. 4о() два раза за

элементах 24-28 задержки импульсов, генераторе 29 импульсов, первом и втором D-триггерах 30 и 31 , первом и втором формировател х 32 и 33 им- пул.ьсов, инверторе 34 и элементе 35 ИЛИ.

Работа устройства по сн етс  временными диаграммами (фиг. 4).

В моменты времени t и t2(фиг.4a),

- 7 T, где Тц- врем 

цикла преобразовани  устройства; t,, - моменты дискретизации входного сигнала; t2 моменты дополнительной оценки разности, производ тс  оценки разностей 4/t) и (t. (фиг.4а) аналого-цифровым преобразователем 2 разности (фиг. 1) по сигналу У6 (фиг, 45) блока 9 управлени  (фиг.З).

причем tj-t - Т,

1ЩКЛ преобразовани  по сигналам У4 и У7 (фиг. 4б) с блока 9 к содержимому сумматора 7 добавл етс  максимальное значение кода аналого-цифро

45 вого преобразовател  2 разности, а по сигналу У8 (фиг. Аб) с блока 9 вводитс  соответствующее приращение первым цифроаналоговым преобразователем 3 и обнул етс  второй цифро50 аналоговый преобразователь 8.

В случае -отсутстви  в моменты времени t: и ty (фиг. 4с() сигнала переполнени  с выхода Переполнение аналого-цифрового преобразовател  2

«15 разности (сигнал О на выходе Переполнение аналого-цифрового преоб разовател  2 разности), на инверсны выходах счетчика 15 импульсов будут присутствовать.сигналы 1. По сиг

В моменты времени t по сигналу У1 (фиг. А) с блока 9 (фиг. 5) дополнительный малоразр дный цифроана- логовый преобразователь 8 (фиг. 1) компенсирует приращение входного сигнала 4д(1 т)и, (t )-U.(t), а если происходит пер еполнение шкалы дополнительного цифроаналогового преобразовател  8, то вводитс  максимальное злачение шкалы последнего.

По значени м кода разности д(t) U(t2)U(t2 ) осуит.ествл етс  выбор режима работы устройства в блоке 4 задани  режимов (фиг. 2). Если разно- сти л(t) или г -г- превьш1ают шкалы аналого-цифрового преобразовател  2 разности, то на выходе Переполнение последнего будет присутствовать

сигнал I, если не превьшгают - О. В случае наличи  сигнала 1 на одном из пр мых выходов счетчика 15 импульсов (при поступлении на его вход сигнала переполнени ) по сигналам У4 и У7 (фиг. 4б) с блока 9 на втором

-выходе блока 4 задани  режима по витс  сигнал l. Этот сигнал поступает на первый адресный вход мультиплексора 6, разреша  прохождение через последний кода с выхода аналого-цифрового преобразовател  2 разности по первому информационному входу мультиплексора 6, и на вход синхронизации сумм атора 7, разреша  прибавление к содержимому последнего кода с выхода аналого-цифрового преобразовател  2 разности.

Таким образом, в случае наличи  переполнени  аналого-цифрового преобразовател  2 разности в моменты вре

1ЩКЛ преобразовани  по сигналам У4 и У7 (фиг. 4б) с блока 9 к содержимому сумматора 7 добавл етс  максимальное значение кода аналого-цифро45 вого преобразовател  2 разности, а по сигналу У8 (фиг. Аб) с блока 9 вводитс  соответствующее приращение первым цифроаналоговым преобразователем 3 и обнул етс  второй цифро50 аналоговый преобразователь 8.

В случае -отсутстви  в моменты времени t: и ty (фиг. 4с() сигнала переполнени  с выхода Переполнение аналого-цифрового преобразовател  2

«15 разности (сигнал О на выходе Переполнение аналого-цифрового преобразовател  2 разности), на инверсных выходах счетчика 15 импульсов будут присутствовать.сигналы 1. По сиг313

налу У4 (фиг. 45) с блока 9 триггер 16 будет установлен в единичное состо ние , а затем по сигналу У8 .(фиг. 45) с блока 9 этот триггер будет установлен в нулевое состо ние. Единичньш сигнал с пр мого выхода триггера 16, поступающий на первый адресньй вход мультиплексора 6, разрешает прохождение через последний код с вькода блока 5 экстрапол ции по второму информационному входу этого мультиплексора. Таким образом, в случае отсутстви  переполнени  аналого-цифрового преобразовател  2 разности в моменты времени ц и t, (фиг. 4а) блок 4 задани  режима вьща- ет разрешение на работу устройства в режиме экстрапол ции.

На выходе блока 5 экстрапол ции формируетс  код.приращени  экстраполируемой величины (уравновеншвакщего сигнала) в соответствии с выражением, полученным из уравнени  дл  интерпол ционного полинома Лагранжа (1).дл  случа  расположени  узлов экстрапол ции t и tg, представленного на фиг. 4«:

, (1)

где NJ , - код, соответствующий приращению 4Uk(t,(.,)U,(tf(V-r))-ик (Ц,- );

N - код, соответствующий 4-) (t-) 5 N, - код, соответствующий ).

N3 N|+N2,

где N- код, соответствующий (2

(фиг. 2  ) ..

Код N,, который по вл етс  на выходе аналого-цифрового преобразовател  2 разности в моменты дискретизации по сигналу У1 (фиг. 46), с блока 9 заноситс  в регистр 17 (фиг. 3) и проходит через мультиплексор 22 (фиг. 3) на второй вход умножител  21 (фиг. 3). На первый вход последнего в этот момент времени поступает двоичный код числа 3 с выхода мультиплексора 23 (фиг. 3). В умножителе 2 (фиг. 3) выполн етс  умножение кодов числа 3 и N,, результат которого по сигналу У2 (фиг. 4) с блока 9 (фиг. 5) заноситс  в регистр 18 (фиг. 3).

В моменты дополнительной оценки разности tj с выхода аналого-цифрового преобразовател  2 разности поступает код N2, который в эти моменты времени по сигналу УЗ (фиг. 45) с

224

блока 9 суммируетс  с кодом N из регистра 17 в сумматоре 20 (фиг. 3) По сигналу У4 (фиг. 4б) с блока 9 код , образовавшийс  в сум- маторе 20, проходит через мультиплексор 22 на первый вход умножител  21 (фиг. 3), на второй вход которого в этот момент времени подаетс  двоичный код числа 4 с выхода

мультиплексора 23 (фиг. 3). В умножителе 21 (фиг. 3) выполн етс  умножение кодов числа 4 и N3. Из результата этого умножени  по сигналу У5 (фиг. 4б) с блока 9 (фиг. 5)

вычитаетс  результат предьщущего умножени , который хранитс  в регистре 18 (фиг. 3). Таким образом, на выходе сумматора 19 (фиг. 3) устанавливаетс  код N в соответствии с выражением (I).

Код NJ с выхода блока 5 экстрапол ции проходит через мультиплексор 6 по его второму информационному входу, если на первый адресньй вход

последнего подаетс  сигнал 1.

Код с выхода мультиплексора 6 по сигналу У7 (фиг. 46) с блока 9 суммируетс  в сумматоре 7 с кодом, накопленным в последнем. Результат

су 1мировани  по сигналу У8 (фиг.4Б) с блока 9 заноситс  в регистр первого цифроаналогового преобразовател  3, сигнал с выхода которого по ступа- ет на второй вход усилител  1 разности . По сигналу У8 (фиг. 46) с блока 9 производитс  обнуление регистра второго цифроаналогового преобразовател  8.

Выходной код считываетс  в моменты дискретизации t (фиг. 4с«) и образуетс  путем суммировани  кодов с выходов сумматора 7 и аналого-цифрового преобразовател  2 разности.

Предложенное устройство позвол ет

уменьшить динамическую погрешность и расширить частотный диапазон входного сигнала.

Claims (4)

1. Аналого-цифровой преобразова- тель, содержащий усилитель разности, аналого-цифровой преобразователь разности , сумматор, первый цифроаналого- 55 вый преобразователь, блок управлени  и мультиплексор, первые информационные входы которого подключены к соответствующим информационным выходам аналого-цифрового преобразовател  раз

51311

ости, информационный вход которого оединен с выходом усилител  разноси , первый вход которого  вл етс  ходной шиной, а второй вход подклюен к выходу первого цифроаналогового преобразовател , информационные входы .которого соединены с соответствующими выходами сумматора, информационные входы которого подключенЕ 1 к соотвётствуклдим выходам мультиплек сора, отличающийс  тем, I что, с целью уменьшени  динамической погрешности и рас1чирени , частотного иапазона входного сигнала, в него введены второй цифроаналоговый преобразователь , блок задани  режима работы устройства и блок экстрапол ции , первый управл ющий вход которо- го объединен с первым управл ющим входом второго цифроаналогового преобразовател  и подключен к первому выходу блока управлени , второй, третий, четвертый и п тый выходы которого соединены с одноименными уп- равл нзцими входами блока экстрапол ции , информационные выходы которого подключены к соответствующим вторым информационным входам мультиплексора , а информационные входы объединены с соответствующими информационными входами второго цифроаналогового преобразовател  и соединены с соот- ветств ующими информационными выходами аналого-1Ц1фрового преобразовател  разности, выход переполнени  которого подключен к первому входу блока задани  режима работы устройства, первый выход которого соединен с первым управл ющим входом мультиплексора , второй управл ющий вход которого объединен с входом синхронизации сумматора и подключен к второму выходу блока задани  режима работы устройства , второй вход которого соединен с четвертым выходом блока управлени , а третий вход объединен с входом управлени  аналого-цифрового преобразовател  разности и подключен к шестому выходу блока управлени , седьмой выход которого.соединен с входом управлени  сумматора и четвертым входом блока задани  режима рабо- Т Ы устройства, п тый вход которого объединен с управл ющим входом перв.о- го цифоаналогового преобразовател , вторьм управл ющим входом второго цифроаналогового преобразовател  и подкгаочен к восьмому выходу блока управлени , выход второго цифроангшо6

гового преобразовател  соединен с вторым входом усилител  разности.

2, Преобразователь по п. 1, отличающийс  тем, что блок

задани  режима работы устройства выполнен на трех элементах И, двух элементах ИЛИ, счетчике импульсов и триггере, нулевой вход которого объединен с входом обнулени  счетчика

импульсов и  вл етс  п тым входом блока режима работы устройства, первым выходом которого  вл етс  пр мой вькод триггера, единичный вход которого соединен с выходом первого

элемента И, первый вход которого

объединен с первым входом первого элемента ИЛИ и  вл етс  вторым входом блока задани  режима работы устройства , а второй и третий входы подключены соответственно- к инверсным выходам младшего и старшего разр дов счетчика импульсов, пр мые вмкоды этих разр дов соединены соответственно с первым и вторым входами второго

элемента ИЛИ, выход которого подключен к первому входу второго элемента И, выход которого  вл етс  вторым выходом блока задани  режима работы устройства, а второй вход - соединен с вьглодом первого элемента ЮШ, второй вход которого  вл етс  четвертым входом блока задани  режима работы устройства, первым и третьим входами которого  вл ютс  соответственно первый и второй входы третьего элемента И, выход которого подключен к счетному входу счетчика импульсов .

3. Преобразователь по п. , d т - личающийс  тем, что блок экстрапол ции выполнен на двух регистрах , двух сумматорах, умножителе и двух мультиплексорах, первые управл ющие входы которых объединены с входом записи первого регистра и  вл ютс  первым управл ющим входом блока экстрапол ции, вторым управл ющим входом которого  вл етс  вход-записи второго.регистра, выходы которого : подключены к соответствукнцим первым информационным входам первого сумматора , вторые информационные входы которого объединены- с информационными входами второго регистра и соединены с соответствующими выходами умножител , первые информационные входы которого подключены к соответствующим -выходам первого мультиплексора.

713

а вторые информационные входы подключены к соответствующим выходам второго мультиплексора, второй управл ющий вход которого объединен с

вторым управл ющим входом первого .. мультиплексора и  вл етс  четвертым уп|)авл ющим входом блока экстрапол ции , а вход младшего разр да первой информационной группы входов объединен с входами старших разр дов второй информационной группы входов и подключен к пшне логического О, входы старших разр дов первой информационной группы входов и вход младшего разр да второй информационной группы входов второго мультиплексора объединены и подключены к 1иине логической 1, первые информационные входы первого мультиплексора и второго сумматора объединены с соответствующими информационными входами первого регистра и  вл ютс  соответствующими информационными входами блока экстрапол ции, п тым управл ющим входом которого  вл етс  вход синхронизации первого сумматора, выходы которого  вл ютс  информационными выходами блока экстрапол ции, третьи управл ющим входом которого  вл етс  вход синхронизации второго сумматора , выход которого подключен к вторым информационным входам первого мультиплексора, а вторые информационные входы соедьшены с соответствующими выходами первого регистра .

28

4. Преобразователь по п. 1, отличающийс  тем, что блок управлени  выполнен на п ти элементах задержки импульсов, генераторе

импульсов, двух D-тригГерах, двух формировател х импульсов, инверторе и элементе ИЛИ, выход которого  вл етс  шестым выходом блока управлени , а первый вход объединен с входом первого элемента задержки импульсов , подключен к выходу первого формировател  импульсов и  вл етс  первым выходом блока управлени , вторым выходом которого  вл етс  выход

первого элемента задержки импульсов а третьим выходом -  вл етс  выход второго формировател  импульсов, который подключен к второму входу элемента ИЛИ и входу второго элемента задержки импульсов, вход второго формировател  импульсов соединен с пр мым выходом первого D-триггера, инверсный выход которого подключен: к его В- входу, а С-вход соединен с

выходом инвертора, вход которого

объединен с С-входом второго D-триггера и подключен к выходу генератора импульсов, D-вход второго D-триггера соединен с его инверсным выходом, а

пр мой выход подключен к входу первого формировател  импульсов, второй , третий, четвертый и п тьй эле- менты задержки импульсов соединены последовательно,а их выходы  вл ютс  соответственно четвертым, п тым,седьмьм

и восьмым выходами блока управлени .

фаг. 2

75

IS

-4

€

13

20

e

13

a

и

фие.З

1

fr{i-f) fz(i-f)

til tzL

У1 - У2

-L

L

I I

У7 У8

)

-f

-f t

I I

фигАt t

фаг.5