SU1322269A1 - Устройство дл извлечени корн из суммы квадратов трех чисел - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в цифровых вычислительных машинах ДЛЯ аппаратного вычислени  функции D + Y + .Цель изобретени  - упрощение устройства - достигаетс  за счет введени  в устройство, содержащее п ть регистров, четыре группы элементов И 4-8, 9-12 и три сумматора 13-15, триггера 17, элемента НЕ И соответствующего подключени  элементов схемы. 2 ил. (Л

Description

Изобретение относитс  к вычислительной технике и может быть использовано в цифровых вычислительных машинах дл  аппаратного вычислени  функции D + Y + .

Цель изобретени  - упрощение устройства .

На фиг. 1 представлена структурна  схема устройства; на фиг. 2 - схема подключени  элементов И группы и регистра.

Устройство содержит входы 1-3 соответственно первого, второго и третьего аргументов устройства, регистры 4-8, группы 9-12 элементов И, сумматоры 13-15, элемент НЕ 16, триггер 17, вход 18 запуска, вход 19 логического нул , вход 20 синхронизации устройства, выходы 21 и 22 результата устройства, элементы И 23 (в группах 9-11), выходы 24 элементов И групп.

Регистры 4-6 представл ют собой обычные п-разр дные регистры сдвига, регистр 7 - регистр сдвига, содержавши (п-1) разр д. Все регистры управл ютс  по входу 18 устройства. Триггер 17 - обычный D -триггер. По входу S он управл етс  со входам 18, синхро вход С соединен с входом 20 устройства .

Устройство работает следующим образом .

Перед началом работы со входом 1-3 в регистры 4-6 в)юд тс  переменньи X, Y, Z соответственно. Рег истр 8 сброшен.D ноль. Вычисление функции D требует выполнени  (п+2)-х циклов. Так как все циклы одинаковы, ограничимс  рассмотрением i-ro unK.ria.

Цикл начинаетс  с подачи сигнала С на вход 18 устройства. По этому сигналу содержимое регистров 4-7 сдвигаетс  на один разр д влево. В освобождающиес  разр ды регистров 4-6 записываютс  нули. В младший разр д регистра 7 записываетс  разр д функции D, сформированный в предыдущем цикхге в триггере 17. Одновременно триггер I7 переходит в едиличное состо ние . В регистр 8 запишетс  сумма, сформированна  в сумматорах 14 и 15 в предыдущем цикле.

По завершении сдвига и записи на

выходах групп элементов И 9-1 сфор€ мируютс  частичные квадраты X. ,

Y. , Zr, которые просумгдаруютс  в сумматорах 13 и 14. Одновременно ла выходах триггера 1 7 и гругты элементов И 12 сформируетс  частичный квадрат D; в предположении, что i-ый разр д DD. равен I со знаком минус.

В сумматоре 15 сформируетс  сумма

Х Г Y. ±Z

-.r: J fr: 1 M J

«r

j

По затухании переходных процессов подаетс  сигнал С на вход 20. Если S 5 О, триггер 17 остаетс  в единичном состо нии (D 1). Если , в триггер 17 запишетс  инверси  знака суммы S, т.е. он перейдет в нулевое состо ние (D 0). По затухании переходных процессов, вызванных сигналом С , цикл завершаетс . На вход 18 подаетс  следующий сигнал С, и выполн етс  следующий цикл. После выполнени  (п+2)-го цикла в триггере 17 будет записан младший разр д функции D, в регистре 7 - остальные разр ды.

5

0

5

0

5

0

Claims (1)

1. Формула изобретени 

   Устройство дл  извлечени  корн  из суммы квадратов трех чисел, содержащее п ть регистров, три сумматора, четыре группы элементов И, причем ин- формацион1ше входы первого, второго и третьего регистров  вл ютс  соответственно входами первого, второго и третьего аргументов устройства, о т- л и ч а ю щ е е с   тем, что, с целью упрощени , оно содержит триггер и элемент НЕ, причем первые входы элементов И первой, второй и tpeтьeй групп соединены с пр мыми выходами старщих разр дов соответственно первого , второго и третьего регистров, вторые входы первого и второго элементов И первой, второй и третьей групп подключены соответственно к пр мому и инверсному выходам второго разр да соответствующих регистров, пр мые выходы разр дов с третьего по п-й которых, где п - разр дность первого , второго,третьего и четвертого регистров, соединены с вторыми входами соответствующих элементов И первой, второй и третьей групп, выходы элементов И первой и второй групп соединены соответственно с первой и второй группами входов первого сумматора , выходы которого подключены к пер- e ВОЙ группе входов второго сумматора, втора  группа входов которого соединена с выходами элементов И третьей группы, управл ющие входы всех регистров vi S-вход триггера соединены с

   входом запуска устройства, синхро- вход триггера соединен с входом синхронизации устройства, выходы двух младших разр дов второго сумматора соединены с входами двух младших разр дов п того регистра, п-I старших разр дов второго сумматора соединены со входами младших разр дов третьего сумматора, вход ()-го разр да которого соединен с входом логического нул  устройства, входы первого (п+1)- го и ()-го разр дов третьего сумматора , первые входы элементов И четвертой группы и информационный вход четвертого регистра соединены с пр мым выходом триггера, инверсные в.ыхо

   ды разр дов четвертого регистра соединены с входами элементов И четвертой группы, выходы которых подключены к первым входам с второго по п-й разр дов третьего сумматора, выходы п того регистра соединены с вторыми входами третьего сумматора, выходы разр дов которого соединены с входами п того регистра со сдвигом на два разр да в сторону старших разр дов, выход старшего разр да третьего сумматора через злемент НЕ подключен к D-входу триггера, пр мые выходы четвертого регистра и триггера  вл ютс  выходами результата устройства .