RU2739487C1 - Voltage level converter - Google Patents

Abstract

FIELD: computer equipment.

SUBSTANCE: invention relates to computing and can be used to build high-speed voltage level converters, including when interfacing elements of electronic systems with multiple power sources. Voltage level converter circuit comprises: six P-type field transistors (1-6) and two N-types (7, 8), inputs of direct IN and inverse input signals, output of supply of high level of voltage VDD, output of supply of low level of voltage (GND), and outputs OUT and

.

EFFECT: proposed voltage level converter has higher high-voltage conversion speed and return to low voltage level.

1 cl, 1 dwg

Description

The proposed invention relates to digital computing and can be used for matching circuits with different voltage levels of power supplies and internal signals.

Known Converter of signal levels on MIS-transistors [1]. This device is designed to convert the signal voltage level (for example, when interfacing TTL - and CMDP logic elements).

The disadvantage of the above scheme is its low performance. The low speed of the circuit is caused by the limitation of the appearance of a high level voltage at the output of the trigger through a low conductivity circuit, up to the connection of a high conductivity transistor, shunting the low-conductivity circuit, which is delayed by the signal propagation time required for serial switching of two gates.

In addition, each of the output nodes of the trigger, in addition to the gates of the output transistors, is connected to the gates of two P-type transistors, which additionally increases the parasitic capacitance of the output nodes of the trigger and delays the switching transient process.

The objective of the present invention is to increase the speed of the voltage level converter.

входных сигналов, соединенные с затворами, соответственно, седьмого и восьмого транзисторов, вывод питания высокого уровня напряжения VDD, соединенный с истоками первого, второго, третьего и четвертого транзисторов, вывод питания низкого уровня напряжения GND, соединенный с истоками седьмого и восьмого транзисторов, причем сток первого транзистора соединен со стоком второго и истоком пятого, затвор которого соединен со стоками шестого и седьмого транзисторов, сток четвертого транзистора соединен со стоком третьего и истоком шестого, затвор которого соединен со стоками пятого и восьмого транзисторов, затвор первого транзистора соединен с выходом OUT, и затвор четвертого транзистора соединен с инверсным выходом

, в отличие от преобразователя уровня напряжения на МДП-транзисторах, введены первый и второй инверторы, выходы которых соединены, соответственно, первого с выходом OUT, и второго с инверсным выходом

, а входы, соответственно, первого с затвором пятого транзистора и второго с затвором шестого транзистора, а затворы второго и третьего транзисторов соединены с выводом питания низкого уровня напряжения GND.The task is achieved by the fact that in the Signal level converter on MOS transistors [1], containing field-effect transistors of P-type from the first to sixth and N-type seventh and eighth, inputs of direct IN and inverse

input signals connected to the gates, respectively, of the seventh and eighth transistors, a high-voltage power supply terminal VDD connected to the sources of the first, second, third and fourth transistors, a low-voltage power supply terminal GND connected to the sources of the seventh and eighth transistors, and the drain of the first transistor is connected to the drain of the second and the source of the fifth, the gate of which is connected to the drains of the sixth and seventh transistors, the drain of the fourth transistor is connected to the drain of the third and the source of the sixth, the gate of which is connected to the drains of the fifth and eighth transistors, the gate of the first transistor is connected to the OUT output, and the gate of the fourth transistor is connected to the inverse output

, in contrast to the voltage level converter based on MIS transistors, the first and second inverters are introduced, the outputs of which are connected, respectively, of the first to the OUT output, and the second to the inverse output

, and the inputs, respectively, of the first with the gate of the fifth transistor and the second with the gate of the sixth transistor, and the gates of the second and third transistors are connected to the power supply terminal of the low voltage level GND.

Thus, in contrast to the known Converter of signal levels on MIS transistors [1], in the proposed scheme of the Converter of the voltage level, the connection of unnecessary gates of P-type transistors is excluded, which, due to differences from the known device, are connected to the low-level power supply terminal GND and, therefore always open. The proposed connection reduces the parasitic capacitance of the output nodes of the trigger and thereby accelerates the transient process of the trigger switching. Therefore, the overall speed of the circuit of the proposed Voltage Level Converter is increased.

The figure shows a diagram of the proposed Voltage Level Converter.

входных сигналов, соединенные с затворами, соответственно, седьмого (7) и восьмого (8) транзисторов, вывод питания высокого уровня напряжения VDD, соединенный с истоками первого (1), второго (2), третьего (3) и четвертого (4) транзисторов, вывод питания низкого уровня напряжения GND, соединенный с истоками седьмого (7) и восьмого (8) транзисторов и затворами второго (2) и третьего (3) транзисторов, первый (9) и второй (10) инверторы, выходы которых соединены, соответственно, первого (9) с затвором первого транзистора (1) и выходом OUT и второго (10) - с затвором четвертого (4) и выходом

, а входы, соответственно, первого инвертора (9) с затвором пятого транзистора (5) и стоками шестого (6) и седьмого (7) транзисторов и второго инвертора (10) с затвором шестого транзистора (6) и стоками пятого (5) и восьмого (8) транзисторов, причем сток первого транзистора (1) соединен со стоком второго (2) и истоком пятого (5), а сток четвертого (4) транзистора - со стоком третьего (3) и истоком восьмого (8).The proposed voltage level converter contains field-effect transistors P-type from the first to sixth (1-6) and N-type seventh (7) and eighth (8), inputs of direct IN and inverse

input signals connected to the gates of the seventh (7) and eighth (8) transistors, respectively, the high voltage power supply VDD connected to the sources of the first (1), second (2), third (3) and fourth (4) transistors , a low voltage power output GND, connected to the sources of the seventh (7) and eighth (8) transistors and the gates of the second (2) and third (3) transistors, the first (9) and second (10) inverters, the outputs of which are connected, respectively , the first (9) with the gate of the first transistor (1) and the output OUT and the second (10) - with the gate of the fourth (4) and the output

, and the inputs, respectively, of the first inverter (9) with the gate of the fifth transistor (5) and drains of the sixth (6) and seventh (7) transistors and the second inverter (10) with the gate of the sixth transistor (6) and drains of the fifth (5) and the eighth (8) transistor, and the drain of the first transistor (1) is connected to the drain of the second (2) and the source of the fifth (5), and the drain of the fourth (4) transistor is connected to the drain of the third (3) and the source of the eighth (8).

The proposed voltage level converter is a digital logic device designed to convert the input voltage of a logical unit "1 *" (VCC) into a logic "1" voltage corresponding to the supply voltage of a high voltage level VDD and operates as follows.

- напряжение логической единицы «1*» (VCC). Минимальное значение напряжения логической единицы «1*» должно быть больше либо равно значению порогового напряжения транзистора N-типа. Кроме того, напряжение источника питания высокого уровня VDD («1») и напряжение логической единицы VCC («1*») должны быть больше или равны сумме пороговых напряжений транзисторов Р- и N-типа. Транзисторы Р-типа 2 и 3 низкой проводимости открыты всегда, т.к. их затворы подключены к источнику питания низкого уровня напряжения GND («0»). На затворы транзисторов N-типа 7 и 8 с входов IN и

поступают напряжения, соответственно, низкого уровня GND («0») и напряжение логической единицы «1*» (VCC). Поэтому транзистор 7 закрыт, а транзистор 8 открыт. Также в результате действия предыдущего регенеративного цикла транзисторы 1 и 6 открыты, а транзисторы 4 и 5 закрыты. Кроме того, т.к. транзистор 8 открыт, то через него на входе второго инвертора 10 установлено напряжение низкого уровня «0» (GND), а на входе первого инвертора 9 через открытые транзисторы 3 и 6 удерживается напряжение высокого уровня «1» (VDD). Поэтому на выходе первого инвертора 9 и соединенным с ним выходом OUT установлено напряжение низкого уровня «0» (GND), инверсное входному напряжению инвертора, а на выходе второго инвертора 10 и соединенного с ним выхода

- напряжение высокого уровня «1» (VDD), инверсное входному напряжению инвертора.The initial state. A low level voltage is applied to the power supply pin GND and to the IN input, corresponding to the voltage of a logical "0", to the VDD pin - high ("1"), and the input

- voltage of logical unit "1 *" (VCC). The minimum voltage value of the logical unit "1 *" must be greater than or equal to the threshold voltage value of the N-type transistor. In addition, the high-level power supply voltage VDD ("1") and the logic-one voltage VCC ("1 *") must be greater than or equal to the sum of the threshold voltages of the P- and N-type transistors. P-type transistors 2 and 3 of low conductivity are always open, because their gates are connected to a low voltage power supply GND ("0"). To the gates of N-type transistors 7 and 8 from the IN and

voltages, respectively, low level GND ("0") and voltage of logical unit "1 *" (VCC) are supplied. Therefore, transistor 7 is off and transistor 8 is on. Also, as a result of the previous regenerative cycle, transistors 1 and 6 are open, and transistors 4 and 5 are closed. In addition, since transistor 8 is open, then through it at the input of the second inverter 10 a low level voltage "0" (GND) is set, and at the input of the first inverter 9 through open transistors 3 and 6 a high level voltage "1" (VDD) is maintained. Therefore, at the output of the first inverter 9 and the output OUT connected to it, a low level voltage "0" (GND) is set, inverse to the input voltage of the inverter, and at the output of the second inverter 10 and the output connected to it

- high level voltage "1" (VDD), inverse to the input voltage of the inverter.

, и, следовательно, на затворы транзисторов 7 и 8 поступают напряжения, соответственно, логической единицы «1*» (VCC) и логического «0» (GND), в результате чего транзистор N-типа 7 открывается, а транзистор N-типа 8 - закрывается. Через открытый транзистор 7 на затвор транзисторов 5 и вход первого инвертора 9 поступает напряжение низкого уровня «0» (GND), в результате чего, транзистор Р-типа 5 открывается. Поэтому на вход второго инвертора 10 через открытые транзисторы Р-типа 1 и 5, образующих цепь высокой проводимости, поступает напряжение высокого уровня «1» (VDD). Поэтому на выходах первого инвертора 9 и второго инвертора 10 формируются напряжения инверсные входному, соответственно, на выходе первого инвертора 9 напряжение высокого уровня «1» (VDD), а на выходе второго инвертора 10 -напряжение низкого уровня «0» (GND). С выхода первого инвертора 9 напряжение высокого уровня «1» (VDD) поступает на затвор транзистора 1 и выход OUT Преобразователя уровня напряжения, а с выхода второго инвертора 10 напряжение низкого уровня «0» (GND) поступает на затвор транзистора 4 и на выход

Преобразователя уровня напряжения.In the mode of converting the high voltage level of the logical unit "1 *" (VCC) into the high voltage "1" (VDD) at the IN input and at the input

, and, therefore, the voltages of the logical unit "1 *" (VCC) and the logical "0" (GND) are applied to the gates of the transistors 7 and 8, as a result of which the N-type transistor 7 opens, and the N-type transistor 8 - closes. Through the open transistor 7, a low level voltage "0" (GND) is supplied to the gate of the transistors 5 and the input of the first inverter 9, as a result of which the P-type transistor 5 opens. Therefore, a high level voltage "1" (VDD) is supplied to the input of the second inverter 10 through open P-type transistors 1 and 5, which form a high conductivity circuit. Therefore, at the outputs of the first inverter 9 and the second inverter 10, voltages are formed inverse to the input, respectively, at the output of the first inverter 9, a high voltage "1" (VDD), and at the output of the second inverter 10, a low voltage "0" (GND). From the output of the first inverter 9, the high-level voltage "1" (VDD) is supplied to the gate of transistor 1 and the OUT output of the voltage level converter, and from the output of the second inverter 10, the low-level voltage "0" (GND) is fed to the gate of transistor 4 and to the output

Voltage level converter.

Преобразователя уровня напряжения формируется напряжение низкого уровня «0» (GND), и на выходе OUT происходит преобразование входного высокого напряжения логической единицы «1*» (VCC) в напряжение высокого уровня «1» (VDD).Therefore, the P-type transistor 1 closes, the P-type transistor 4 opens, and at the output

The voltage level converter generates a low level voltage “0” (GND), and at the OUT output, the input high voltage of the logical unit “1 *” (VCC) is converted into a high level voltage “1” (VDD).

- напряжения высокого уровня «1» (VDD). На входы IN - прямого входного сигнала и

-инверсного входного сигнала, и, следовательно, на затворы транзисторов 7 и 8, поступают, соответственно, напряжения логического «0» (GND) и логической единицы «1*» (VCC). Поэтому транзистор N-типа 7 закрывается, а транзистор N-типа 8 - открывается. Через открытый транзистор N-типа 8 на затвор транзистора 6 и вход второго инвертора 10 поступает напряжение низкого уровня «0» (GND), в результате чего, транзистор Р-типа 6 открывается. Поэтому на вход первого инвертора 9 через открытые транзисторы Р-типа 4 и 6, образующих цепь высокой проводимости, поступает напряжение высокого уровня «1» (VDD). Поэтому на выходах первого инвертора 9 и второго инвертора 10 формируются напряжения инверсные входному, соответственно, на выходе первого инвертора 9 напряжение низкого уровня «0» (GND), а на выходе второго инвертора 10 -напряжение высокого уровня «1» (VDD). С выхода первого инвертора 9 напряжение низкого уровня «0» (GND) поступает на затвор транзистора 1 и выход OUT Преобразователя уровня напряжения, а с выхода второго инвертора 10 напряжение высокого уровня «1» (VDD) поступает на затвор транзистора 4 и на выход

. Поэтому транзистор Р-типа 1 открывается, транзистор Р-типа 4 закрывается, а на выходе OUT Преобразователя уровня напряжения формируется напряжение низкого уровня «0» (GND), и на выходе

происходит преобразование входного высокого напряжения логической единицы «1*» (VCC) в напряжение высокого уровня «1» (VDD) и схема переходит в исходное состояние.When the Voltage Level Converter goes to its initial state, the circuit switches to the mode of generating a low level GND ("0") voltage at the OUT output, and at the output

- high voltage level "1" (VDD). The IN inputs - direct input signal and

-inverse input signal, and, therefore, to the gates of transistors 7 and 8, respectively, the voltage of the logical "0" (GND) and the logical unit "1 *" (VCC). Therefore, N-type transistor 7 turns off and N-type transistor 8 turns on. Through the open N-type transistor 8, a low-level voltage “0” (GND) is supplied to the gate of the transistor 6 and the input of the second inverter 10, as a result of which the P-type transistor 6 opens. Therefore, a high level voltage "1" (VDD) is supplied to the input of the first inverter 9 through open P-type transistors 4 and 6, which form a high-conductivity circuit. Therefore, at the outputs of the first inverter 9 and the second inverter 10, voltages are formed inverse to the input, respectively, at the output of the first inverter 9, a low level voltage “0” (GND), and at the output of the second inverter 10, a high level voltage “1” (VDD). From the output of the first inverter 9, the low-level voltage "0" (GND) is fed to the gate of transistor 1 and the OUT output of the voltage level converter, and from the output of the second inverter 10, the high-level voltage "1" (VDD) is fed to the gate of transistor 4 and to the output

... Therefore, the P-type transistor 1 opens, the P-type transistor 4 closes, and a low level voltage "0" (GND) is formed at the OUT output of the Voltage Level Converter, and at the output

the input high voltage of the logical unit "1 *" (VCC) is converted to a high level voltage "1" (VDD) and the circuit is reset.

Thus, in the proposed voltage level converter, in contrast to the well-known converter of signal levels on MIS-transistors [1], to each of the output nodes of the trigger, the gate of only one P-type transistor is connected, which reduces the parasitic capacitance of the output nodes of the trigger and thus thereby accelerates the transition process of switching this trigger from one state to another.

предложенного Преобразователя уровня напряжения, которые являются выходами этих инверторов, формирование напряжений выходных сигналов тоже происходит быстрее.Therefore, in the proposed scheme of the Voltage level converter, the voltage signals of high VDD ("1") and low level "O" (GND) at the inputs of the first and second inverters appear faster than in the well-known Signal level converter on MIS transistors [1]. Therefore, at the OUT and

of the proposed voltage level converter, which are the outputs of these inverters, the formation of the voltage of the output signals is also faster.

Thus, the proposed Converter of voltage levels in comparison with the known Converter of signal levels on MIS transistors [1] has a higher speed.

Literature

1. USSR author's certificate (SU) No. 1538246, "Converter of signal levels on MIS transistors", / V.А. Maximov, A.E. Zabolotny and Ya. Ya. Petrichkovich // Bulletin No. 3 from 23.01.90.

Claims (1)

Voltage level converter containing field-effect transistors P-type from the first to sixth and N-type seventh and eighth, inputs direct IN and inverse

input signals connected to the gates, respectively, of the seventh and eighth transistors, a high-voltage power supply terminal VDD connected to the sources of the first, second, third and fourth transistors, a low-voltage power supply terminal GND connected to the sources of the seventh and eighth transistors, and the drain of the first transistor is connected to the drain of the second and the source of the fifth, the gate of which is connected to the drains of the sixth and seventh transistors, the drain of the fourth transistor is connected to the drain of the third and the source of the sixth, the gate of which is connected to the drains of the fifth and eighth transistors, the gate of the first transistor is connected to the OUT output, and the gate of the fourth transistor is connected to the inverse output

, characterized in that the first and second inverters are introduced into it, the outputs of which are connected, respectively, of the first to the OUT output and the second to the inverse output

, and the inputs, respectively, of the first with the gate of the fifth transistor and the second with the gate of the sixth transistor, and the gates of the second and third transistors are connected to the power supply terminal of the low voltage level GND.

Images