RU2380739C1

RU2380739C1 - Accumulator

Info

Publication number: RU2380739C1
Application number: RU2008131230/09A
Authority: RU
Inventors: Владимир Владимирович Шубин (RU); Владимир Владимирович Шубин
Original assignee: Владимир Владимирович Шубин
Priority date: 2008-07-28
Filing date: 2008-07-28
Publication date: 2010-01-27

Abstract

FIELD: information technologies.

SUBSTANCE: accumulator contains: field transistors - the first, the second, …, the twelfth (12) - with first-type conductivity, the thirteenth, the fourteenth, …, the twenty fourth - with second-type conductivity; inputs for summands A and B, carry input C_IN; power outputs of the first (25) and the second (26) voltage levels; the first inverter (27) the output of which is the output of carry signal C_OUT; the second inverter the output of which is the output of addition result S; two-input gate AND-NOT (29); and two-input gate OR-NOT (30).

EFFECT: speedup of generation of carry signal at C_OUT output.

1 tbl, 1 dwg

Description

Предлагаемое изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных быстродействующих сумматоров и АЛУ.The present invention relates to computer technology and can be used in the construction of multi-bit high-speed adders and ALU.

Известен сумматор [а.с. № 1034031, СССР, G06F 7/50], названный автором как «Одноразрядный двоичный сумматор на комплементарных МДП-транзисторах».Known adder [and.with. No. 1034031, USSR, G06F 7/50], named by the author as “One-bit binary adder on complementary MOS transistors”.

Недостатком известного сумматора является низкое быстродействие формирования сигнала переноса. В указанном сумматоре увеличена длительность фронта и спада сигнала на выходе 5

который является инверсным выходом сигнала переноса, за счет подключения дополнительной паразитной емкости в виде емкости затворов транзисторов 26 и 29. Поэтому появление сигнала переноса на выходе имеет дополнительную задержку, пропорциональную величине вклада дополнительной емкости в общую емкость узла выхода 5

A disadvantage of the known adder is the low speed of the formation of the transfer signal. In the specified adder increased the duration of the front and the decline of the signal at the output 5

which is the inverse output of the transfer signal, by connecting an additional parasitic capacitance in the form of the gate capacitance of transistors 26 and 29. Therefore, the appearance of the transfer signal at the output has an additional delay proportional to the contribution of the additional capacitance to the total capacity of the output node 5

Кроме того, известен сумматор [IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 32, NO. 7, JULY 1997, p.1085, Fig.4(p)], являющийся прототипом предлагаемого изобретения и содержащий полевые транзисторы первый, второй …, двенадцатый - первого типа проводимости, тринадцатый, четырнадцатый …, двадцать четвертый - второго типа проводимости, вход слагаемого А, соединенный с затворами первого, пятого, шестого, десятого, четырнадцатого, шестнадцатого, девятнадцатого и двадцать четвертого транзисторов, вход слагаемого В, соединенный с затворами второго, четвертого, седьмого, одиннадцатого, пятнадцатого, семнадцатого, двадцатого и двадцать третьего транзисторов, вход переноса С_IN, соединенный с затворами третьего, восьмого, двенадцатого, тринадцатого, двадцать первого и двадцать второго транзисторов, вывод питания первого уровня напряжения, соединенный с истоками первого, второго, четвертого, шестого, седьмого, восьмого и десятого транзисторов, вывод питания второго уровня напряжения, соединенный с истоками четырнадцатого, пятнадцатого, семнадцатого, девятнадцатого, двадцатого, двадцать первого и двадцать четвертого транзисторов, причем стоки первого и второго транзисторов соединены с истоком третьего транзистора, сток четвертого - с истоком пятого, стоки шестого, седьмого и восьмого - с истоком девятого, сток десятого - с истоком одиннадцатого, сток одиннадцатого - с истоком двенадцатого, стоки четырнадцатого и пятнадцатого - с истоком тринадцатого, сток семнадцатого - с истоком шестнадцатого, стоки девятнадцатого, двадцатого и двадцать первого - с истоком восемнадцатого, сток двадцать четвертого - с истоком двадцать третьего и сток двадцать третьего - с истоком двадцать второго, и стоки третьего, пятого, тринадцатого и шестнадцатого - с затворами девятого и восемнадцатого транзисторов и входом первого инвертора, выход которого является выходом сигнала переноса In addition, the adder [IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 32, NO. 7, JULY 1997, p.1085, Fig.4 (p)], which is the prototype of the present invention and contains field effect transistors the first, second ..., twelfth - of the first type of conductivity, thirteenth, fourteenth ..., twenty-fourth - of the second type of conductivity, input term A, connected to the gates of the first, fifth, sixth, tenth, fourteenth, sixteenth, nineteenth and twenty-fourth transistors, the input of the term B connected to the gates of the second, fourth, seventh, eleventh, fifteenth, seventeenth, twentieth and twenty-third its transistors input transfer C _IN, connected to the gate electrodes of the third, eighth, twelfth, thirteenth, twenty-first and twenty-second transistors, the output power of the first voltage level, coupled to the sources of the first, second, fourth, sixth, seventh, eighth and tenth transistors, power supply of the second voltage level, connected to the sources of the fourteenth, fifteenth, seventeenth, nineteenth, twentieth, twenty-first and twenty-fourth transistors, and the drains of the first and second transistors with are connected to the source of the third transistor, the drain of the fourth with the source of the fifth, the drains of the sixth, seventh and eighth with the source of the ninth, the drain of the tenth with the source of the eleventh, the drain of the eleventh with the source of the twelfth, the drains of the fourteenth and fifteenth with the source of the thirteenth, the drain of the seventeenth - with the source of the sixteenth, the drains of the nineteenth, twentieth and twenty-first with the source of the eighteenth, the drain of the twenty-fourth with the source of the twenty-third and the drain of the twenty-third with the source of the twenty-second, and the drains of the third, fifth, trinad atogo sixteenth and - the gate electrodes of the ninth and eighteenth transistors and the input of the first inverter, whose output is the output of the carry signal

С_OUT, а стоки девятого, двенадцатого, восемнадцатого и двадцать второго транзисторов - с входом второго инвертора, выход которого является выходом результата сложения S.With _OUT , and the drains of the ninth, twelfth, eighteenth and twenty-second transistors with the input of the second inverter, the output of which is the output of the result of adding S.

Однако в указанном сумматоре вход переноса C_IN соединен с затворами трех комплементарных пар транзисторов, которые вносят основной вклад в величину входной емкости по этому входу. Так как входная емкость является емкостной нагрузкой для сигнала переноса С_IN, то ее величина оказывает непосредственное влияние на длительность переключения транзисторов, подсоединенных к входу переноса С_IN, и эта длительность, при прочих равных условиях, прямо пропорциональна значению этой емкости и, следовательно, значению времени формирования входного и соответственно выходного сигнала первого инвертора.However, in the specified adder, the transfer input C _{IN is} connected to the gates of three complementary pairs of transistors, which make the main contribution to the value of the input capacitance at this input. Since the input capacitance is a capacitive load for the transfer signal C _IN , its value directly affects the switching duration of the transistors connected to the transfer input C _IN , and this ceteris paribus is directly proportional to the value of this capacitance and, therefore, the value the time of formation of the input and accordingly the output signal of the first inverter.

Задачей предлагаемого изобретения является повышение быстродействия формирования сигнала переноса на выходе С_OUT.The task of the invention is to increase the speed of formation of the transfer signal at the output WITH _OUT .

Поставленная задача достигается тем, что в сумматор, содержащий полевые транзисторы первый, второй …, двенадцатый - первого типа проводимости, тринадцатый, четырнадцатый …, двадцать четвертый - второго типа проводимости, вход слагаемого А, соединенный с затворами первого, пятого, шестого, десятого, четырнадцатого, шестнадцатого, девятнадцатого и двадцать четвертого транзисторов, вход слагаемого В, соединенный с затворами второго, четвертого, седьмого, одиннадцатого, пятнадцатого, семнадцатого, двадцатого и двадцать третьего транзисторов, вход переноса C_IN, соединенный с затворами третьего, двенадцатого, тринадцатого и двадцать второго транзисторов, вывод питания первого уровня напряжения, соединенный с истоками первого, второго, четвертого, шестого, седьмого, восьмого и десятого транзисторов, вывод питания второго уровня напряжения, соединенный с истоками четырнадцатого, пятнадцатого, семнадцатого, девятнадцатого, двадцатого, двадцать первого и двадцать четвертого транзисторов, причем стоки первого и второго транзисторов соединены с истоком третьего транзистора, сток четвертого - с истоком пятого, стоки шестого и седьмого - с истоком девятого, сток десятого - с истоком одиннадцатого, сток одиннадцатого - с истоком двенадцатого, стоки четырнадцатого и пятнадцатого - с истоком тринадцатого, сток семнадцатого - с истоком шестнадцатого, стоки девятнадцатого и двадцатого - с истоком восемнадцатого, сток двадцать четвертого - с истоком двадцать третьего и сток двадцать третьего - с истоком двадцать второго, и стоки третьего, пятого, тринадцатого и шестнадцатого - с затворами девятого и восемнадцатого и входом первого инвертора, выход которого является выходом сигнала переноса С_OUT, а стоки девятого, двенадцатого, восемнадцатого и двадцать второго транзисторов - с входом второго инвертора, выход которого является выходом результата сложения S, введены двухвходовой логический элемент И-НЕ, первый и второй входы которого соединены с входами слагаемых соответственно А и В, а выход - с затвором восьмого транзистора, сток которого соединен со стоком одиннадцатого и истоком двенадцатого транзисторов, и двухвходовой логический элемент ИЛИ-НЕ, первый и второй входы которого соединены с входами слагаемых соответственно А и В, а выход - с затвором двадцать первого транзистора, сток которого соединен со стоком двадцать третьего и истоком двадцать второго транзисторов.The problem is achieved by the fact that in the adder containing the first, second ..., twelfth - field conductors of the first type of conductivity, thirteenth, fourteenth ..., twenty-fourth - of the second type of conductivity, the input of the term A, connected to the gates of the first, fifth, sixth, tenth, fourteenth, sixteenth, nineteenth and twenty-fourth transistors, the input of the term B connected to the gates of the second, fourth, seventh, eleventh, fifteenth, seventeenth, twentieth and twenty-third transistors , C _IN transfer input coupled to the gates of the third, twelfth, thirteenth and twenty-second transistors, the output power of the first voltage level, coupled to the sources of the first, second, fourth, sixth, seventh, eighth and tenth transistors, the output power of the second voltage level connected with the sources of the fourteenth, fifteenth, seventeenth, nineteenth, twentieth, twenty-first and twenty-fourth transistors, and the drains of the first and second transistors are connected to the source of the third transistor, one hundred the fourth - with the source of the fifth, the drains of the sixth and seventh - with the source of the ninth, the drain of the tenth - with the source of the eleventh, the drain of the eleventh - with the source of the twelfth, the drains of the fourteenth and fifteenth - with the source of the thirteenth, the drain of the seventeenth - with the source of the sixteenth, the drains of the nineteenth and twentieth - with the source of the eighteenth, the drain of the twenty-fourth with the source of the twenty-third and the drain of the twenty-third with the source of the twenty-second, and the drains of the third, fifth, thirteenth and sixteenth with the shutters of the ninth and eighteenth and the entrance the first- inverter, whose output is the output carry signal C _OUT, and the drains of the ninth, twelfth, eighteenth and twenty-second transistors - to the input of the second inverter, whose output is the output of the addition result S, administered two-input NAND gate NOT, the first and second inputs of which connected to the inputs of the terms A and B, respectively, and the output to the gate of the eighth transistor, the drain of which is connected to the drain of the eleventh and the source of the twelfth transistors, and a two-input logic element OR NOT, the first and the second input of which is connected to the inputs of the terms A and B, respectively, and the output is connected to the gate of the twenty-first transistor, whose drain is connected to the drain of the twenty-third and the source of the twenty-second transistors.

На чертеже приведен предлагаемый сумматор, реализованный на КМОП транзисторах, в котором в качестве полевых транзисторов с каналом первого типа проводимости использованы МОП транзисторы Р-типа, а в качестве полевых транзисторов с каналом второго типа проводимости - МОП транзисторы N-типа, на выводы питания первого и второго уровней напряжения поданы напряжения соответственно высокого и низкого уровней.The drawing shows the proposed adder, implemented on CMOS transistors, in which P-type MOSFETs are used as field-effect transistors with a channel of the first type of conductivity, and N-type MOSFETs as field-effect transistors with a channel of a second type of conductivity, to the power supply terminals of the first and a second voltage level, voltages of high and low are respectively applied.

Предлагаемый сумматор содержит: полевые транзисторы первый 1, второй 2 …, двенадцатый 12 - первого типа проводимости, тринадцатый 13, четырнадцатый 14 …, двадцать четвертый 24 - второго типа проводимости, вход слагаемого А, соединенный с затворами первого 1, пятого 5, шестого 6, десятого 10, четырнадцатого 14, шестнадцатого 16, девятнадцатого 19 и двадцать четвертого 24 транзисторов, вход слагаемого В, соединенный с затворами второго 2, четвертого 4, седьмого 7, одиннадцатого 11, пятнадцатого 15, семнадцатого 17, двадцатого 20 и двадцать третьего 23 транзисторов, вход переноса С_IN, соединенный с затворами третьего 3, двенадцатого 12, тринадцатого 13 и двадцать второго 22 транзисторов, вывод питания первого уровня напряжения 25, соединенный с истоками первого 1, второго 2, четвертого 4, шестого 6, седьмого 7, восьмого 8 и десятого 10 транзисторов, вывод питания второго уровня напряжения 26, соединенный с истоками четырнадцатого 14, пятнадцатого 15, семнадцатого 17, девятнадцатого 19, двадцатого 20, двадцать первого 21 и двадцать четвертого 24 транзисторов, причем стоки первого 1 и второго 2 транзисторов соединены с истоком третьего 3 транзистора, сток четвертого 4 - с истоком пятого 5, стоки шестого 6 и седьмого 7 - с истоком девятого 9, сток десятого 10 - с истоком одиннадцатого 11, сток одиннадцатого 11 - с истоком двенадцатого 12 и стоком 8, стоки четырнадцатого 14 и пятнадцатого 15 - с истоком тринадцатого 13, сток семнадцатого 17 - с истоком шестнадцатого 16, стоки девятнадцатого 19 и двадцатого 20 - с истоком восемнадцатого 18, сток двадцать четвертого 24 - с истоком двадцать третьего 23 и сток двадцать третьего 23 - с истоком двадцать второго 22 и стоком 21, и стоки третьего 3, пятого 5, тринадцатого 13 и шестнадцатого 16 - с затворами девятого 9 и восемнадцатого 18 транзисторов и входом первого инвертора 27, выход которого является выходом сигнала переносаThe proposed adder contains: field-effect transistors first 1, second 2 ..., twelfth 12 - of the first type of conductivity, thirteenth 13, fourteenth 14 ..., twenty-fourth 24 - of the second type of conductivity, the input of the term A connected to the gates of the first 1, 5th, 6th 6 tenth 10, fourteenth 14, sixteenth 16, nineteenth 19 and twenty fourth 24 transistors, the input of the term B connected to the gates of the second 2, fourth 4, seventh 7, eleventh 11, fifteenth 15, seventeenth 17, twentieth 20 and twenty third 23 transistors , Carry input C _IN, connected to the gate of the third 3, twelfth 12 XIII 13 and the twenty-second 22 transistors, the output power of the first voltage level 25 is connected to the sources of the first 1, second 2, fourth 4, sixth 6, seventh 7, eighth 8 and the tenth of 10 transistors, the output of the second voltage level 26 connected to the sources of the fourteenth 14, fifteenth 15, seventeenth 17, nineteenth 19, twentieth 20, twenty first 21 and twenty fourth 24 transistors, and the drains of the first 1 and second 2 transistors are connected to The third one has 3 transistors, the fourth 4 drain — with the source of the fifth 5, the sixth drain 6 and the seventh 7 — with the ninth source 9, the tenth drain of 10 — with the eleventh 11 source, the eleventh drain 11 — with the 12th source and the drain of 8, the fourteenth drain 14 and the fifteenth 15 - with the source of the thirteenth 13, the stock of the seventeenth 17 - with the source of the sixteenth 16, the drains of the nineteenth 19 and the twentieth 20 - with the source of the eighteenth 18, the stock of twenty-fourth 24 - with the source of the twenty third 23 and the stock of the twenty third 23 - with the source of the twenty second 22 and runoff 21, and runoffs of the third 3, fifth of that 5, thirteenth 13 and sixteenth 16 - with gates of the ninth 9 and eighteenth 18 transistors and the input of the first inverter 27, the output of which is the output of the transfer signal

С_OUT, а стоки девятого 9, двенадцатого 12, восемнадцатого 18 и двадцать второго 22 транзисторов - с входом второго инвертора 28, выход которого является выходом результата сложения S, двухвходовой логический элемент И-НЕ 29, первый и второй входы которого соединены с входами слагаемых соответственно А и В, а выход - с затвором восьмого 8 транзистора, и двухвходовой логический элемент ИЛИ-НЕ 30, первый и второй входы которого соединены с входами слагаемых соответственно А и В, а выход - с затвором двадцать первого 21 транзистора.With _OUT , and the drains of the ninth 9, twelfth 12, eighteenth 18 and twenty second 22 transistors - with the input of the second inverter 28, the output of which is the output of the result of addition S, a two-input logic element AND-NOT 29, the first and second inputs of which are connected to the inputs of the terms A and B, respectively, and the output is with the gate of the eighth 8 transistor, and the two-input logic element is OR-NOT 30, the first and second inputs of which are connected to the inputs of the terms A and B, respectively, and the output is with the gate of the twenty-first 21 transistors.

Допускается произвольное выполнение логических элементов первого и второго инверторов и двухвходовых элементов И-НЕ и ИЛИ-НЕ, реализующих соответствующую функцию.Arbitrary execution of logic elements of the first and second inverters and two-input elements AND-NOT and OR-NOT that implement the corresponding function is allowed.

Предлагаемый сумматор представляет собой логическую схему комбинационного типа и работает следующим образом.The proposed adder is a combinational type logic circuit and operates as follows.

На входы слагаемых А и В поступают значения сигналов, требующих сложения, а на вход переноса С_IN - значение сигнала переноса.The inputs of the terms A and B receive the values of signals that require addition, and the input of the transfer С _IN - the value of the transfer signal.

В результате действия поступающих сигналов, на выходах сумматора С_OUT и S должны появиться значения сигналов, соответствующих нижеприведенной таблице истинности.As a result of the action of the incoming signals, the values of the signals corresponding to the truth table below should appear at the outputs of the adder C _OUT and S.

Таблица истинности сумматораAdder truth table № комбинацииCombination number C_IN C _IN АBUT ВAT C_OUT C _OUT SS 1one 00 00 00 00 00 22 00 00 1one 00 1one 33 00 1one 00 00 1one 4four 00 1one 1one 1one 00 55 1one 00 00 00 1one 66 1one 00 1one 1one 00 77 1one 1one 00 1one 00 88 1one 1one 1one 1one 1one

В комбинациях №№ 1-4 на вход переноса C_IN и на затворы подключенных к нему транзисторов 3, 12, 13 и 22 поступает напряжение низкого уровня, которое соответствует значению «0» таблицы истинности сумматора. При этом транзисторы P-типа 3 и 12 - открываются, а N-типа 13 и 22 - закрывается. Если при этом на входы слагаемых А и В поступает напряжение низкого уровня, то транзисторы P-типа 1, 2, 4-7, 10 и 11, подключенные своими затворами к этим входам - открываются, а N-типа 14-17, 19, 20, 23, 24 - закрываются. Через открытые транзисторы 1-5 с вывода источника питания высокого уровня 25 на затворы транзисторов 9, 18 и на вход первого инвертора 27 поступает напряжение высокого уровня, которое соответствует значению «1» таблицы истинности сумматора и поэтому транзистор P-типа 9 закрывается, а N-типа 18 - открывается. Так как на входе первого инвертора 27 напряжение высокого уровня - «1», то после инверсии на его выходе С_OUT формируется напряжение низкого уровня - «0». В то же время, на выходах двухвходовых логических элементов И-НЕ 29 и ИЛИ-НЕ 30, в соответствии с выполняемыми ими функциями, формируется напряжение высокого уровня - «1», которое поступает на затворы транзисторов P-типа 8 и N-типа 21. Поэтому транзистор 8 закрывается, а транзистор 21 - открывается. Так как транзисторы P-типа 10, 11 и 12 - открыты, через них на вход второго инвертора 28 с вывода источника питания высокого уровня 25 поступает напряжение высокого уровня - «1». Поэтому на выходе этого инвертора S формируется инверсное относительно входного напряжение низкого уровня - «0». При этом входы первого 27 и второго 28 инверторов остаются изолированными от напряжения низкого уровня закрытыми транзисторами N-типа 13-17, 19, 20, 22. Таким образом, реализуется комбинация №1 таблицы истинности сумматора.In combinations No. 1-4, a low voltage is applied to the transfer input C _IN and to the gates of the transistors 3, 12, 13 and 22 connected to it, which corresponds to the value “0” of the adder truth table. At the same time, transistors of P-type 3 and 12 are opened, and N-types 13 and 22 are closed. If at the same time low-level voltage is supplied to the inputs of the terms A and B, then P-type transistors 1, 2, 4-7, 10 and 11 connected by their gates to these inputs open, and N-types 14-17, 19, 20, 23, 24 - close. Through open transistors 1-5 from the output of the high-level power supply 25, the gates of the transistors 9, 18 and the input of the first inverter 27 receive a high-level voltage that corresponds to the value “1” of the adder truth table and therefore the P-type transistor 9 closes, and N -type 18 - opens. Since at the input of the first inverter 27 the high level voltage is "1", then after inversion at its output C _OUT , a low level voltage is formed - "0". At the same time, at the outputs of the two-input logic elements AND-NOT 29 and OR-NOT 30, in accordance with the functions performed by them, a high-level voltage is generated - “1”, which is fed to the gates of the P-type 8 and N-type 21 transistors Therefore, the transistor 8 is closed, and the transistor 21 is opened. Since the transistors P-type 10, 11 and 12 are open, through them to the input of the second inverter 28 from the output of the power source high level 25 receives a high level voltage - "1". Therefore, the output of this inverter S is formed inverse relative to the input voltage of a low level - "0". In this case, the inputs of the first 27 and second 28 inverters remain isolated from low-level voltage by closed N-type transistors 13-17, 19, 20, 22. Thus, combination No. 1 of the adder truth table is implemented.

Если же на вход слагаемого А(В) поступает напряжение низкого уровня - «0», а на вход слагаемого В(А) высокого - «1», то транзисторы P-типа 1(2), 5(4), 6(7), 10(11) и N-типа 15(14), 17(16), 20(19), 23(24), подключенные своими затворами к этим входам, - открываются, а P-типа 2(1), 4(5), 7(6), 11(10) и N-типа 14(15), 16(17), 19(20), 24(23) - закрываются. Через открытые транзисторы 1(2), 3 с вывода источника питания высокого уровня 25 на затворы транзисторов 9, 18 и на вход первого инвертора 27 поступает напряжение высокого уровня - «1» и поэтому транзистор P-типа 9 закрывается, а N-типа 18 - открывается. Так как на входе первого инвертора 27 напряжение высокого уровня - «1», то после инверсии на его выходе С_OUTформируется напряжение низкого уровня - «0». В то же время, на выходе двухвходового логического элемента И-НЕ 29, в соответствии с выполняемой им функцией, формируется напряжение высокого уровня - «1», которое поступает на затвор транзистора P-типа 8, а на выходе двухвходового логического элемента ИЛИ-НЕ 30 низкого - «0», которое поступает на затвор транзистора N-типа 21. Поэтому транзисторы 8 и 21 - закрываются. Так как транзисторы N-типа 18 и 20(19) - открыты, через них на вход второго инвертора 28 с вывода источника питания низкого уровня 26 поступает напряжение низкого уровня - «0». Поэтому на выходе этого инвертора S формируется инверсное относительно входного напряжение высокого уровня - «1». При этом вход первого инвертора 27 остается изолированным от напряжения низкого уровня закрытыми транзисторами N-типа 13 и 16(17), а вход второго 28 - от напряжения высокого уровня закрытыми транзисторами P-типа 8, 9 и 11(10). Таким образом, реализуется комбинация №2(№3) таблицы истинности сумматора.If the input of the term A (B) receives a low level voltage - “0”, and the input of the term B (A) high - “1”, then P-type transistors 1 (2), 5 (4), 6 (7 ), 10 (11) and N-type 15 (14), 17 (16), 20 (19), 23 (24), connected by their gates to these inputs, open, and P-type 2 (1), 4 (5), 7 (6), 11 (10) and N-types 14 (15), 16 (17), 19 (20), 24 (23) - are closing. Through the open transistors 1 (2), 3 from the output of the high level power supply 25, the gates of the transistors 9, 18 and the input of the first inverter 27 receive a high level voltage of "1" and therefore the P-type transistor 9 closes, and the N-type 18 - opens. Since at the input of the first inverter 27 the high level voltage is "1", then after inversion at its output C _OUT , a low level voltage is formed - "0". At the same time, at the output of the two-input logic element AND-NOT 29, in accordance with the function it performs, a high-level voltage is generated - "1", which is fed to the gate of the P-type transistor 8, and at the output of the two-input logic element OR-NOT 30 low - "0", which is fed to the gate of the N-type transistor 21. Therefore, the transistors 8 and 21 are closed. Since the N-type transistors 18 and 20 (19) are open, through them the input of the second inverter 28 from the output of the low-level power supply 26 receives a low-level voltage - "0". Therefore, at the output of this inverter S, a “1” is formed, which is inverse with respect to the input voltage of a high level. At the same time, the input of the first inverter 27 remains isolated from the low level voltage by closed N-type transistors 13 and 16 (17), and the input of the second 28 from the high level voltage by closed P-type transistors 8, 9 and 11 (10). Thus, the combination No. 2 (No. 3) of the adder truth table is implemented.

В случае, когда на входы А и В поступает напряжение высокого уровня - «1», транзисторы P-типа 1, 2, 4-7,10 и 11, подключенные своими затворами к этим входам, - закрываются, а N-типа 14-17, 19, 20, 23, 24 - открываются. Через открытые транзисторы 16-17 с вывода источника питания низкого уровня 26 на затворы транзисторов 9, 18 и на вход первого инвертора 27 поступает напряжение низкого уровня - «0» и поэтому транзистор P-типа 9 открывается, а N-типа 18 - закрывается. Так как на входе первого инвертора 27 напряжение низкого уровня - «0», то после инверсии на его выходе С_OUTформируется напряжение высокого уровня - «1». В то же время, на выходах двухвходовых логических элементов И-НЕ 29 и ИЛИ-НЕ 30, в соответствии с выполняемыми ими функциями, формируется напряжение низкого уровня -«0», которое поступает на затворы транзисторов P-типа 8 и N-типа 21. Поэтому транзистор 8 открывается, а транзистор 21 - закрывается. Так как транзисторы P-типа 8 и 12 - открыты, через них на вход второго инвертора 28 с вывода источника питания высокого уровня 25 поступает напряжение высокого уровня «1». Поэтому на выходе этого инвертора S формируется инверсное относительно входного напряжение низкого уровня - «0». При этом вход первого инвертора 27 остается изолированным от напряжения высокого уровня закрытыми транзисторами P-типа 1, 2, 4, 5 и второго 28 от напряжения низкого уровня соответственно транзисторами N-типа 18, 21, 22. Таким образом, реализуется комбинация №4 таблицы истинности сумматора.In the case when a high level voltage “1” is applied to inputs A and B, P-type transistors 1, 2, 4-7,10 and 11, connected by their gates to these inputs, are closed, and N-type 14- 17, 19, 20, 23, 24 - open. Through the open transistors 16-17 from the output of the low level power supply 26 to the gates of the transistors 9, 18 and to the input of the first inverter 27, the low level voltage “0” is supplied and therefore the P-type transistor 9 opens, and the N-type 18 closes. Since at the input of the first inverter 27 the low level voltage is “0”, then after inversion, a high level voltage “1” is formed at its output _OUT . At the same time, at the outputs of the two-input logic elements AND-NOT 29 and OR-NOT 30, in accordance with the functions performed by them, a low level voltage is generated - "0", which is fed to the gates of the P-type 8 and N-type 21 transistors Therefore, the transistor 8 opens, and the transistor 21 closes. Since the transistors P-type 8 and 12 are open, through them to the input of the second inverter 28 from the output of the power source high level 25 receives a high level voltage "1". Therefore, the output of this inverter S is formed inverse relative to the input voltage of a low level - "0". In this case, the input of the first inverter 27 remains isolated from the high level voltage by closed P-type transistors 1, 2, 4, 5 and the second 28 from the low level voltage, respectively, by N-type transistors 18, 21, 22. Thus, the combination No. 4 of the table the truth of the adder.

В комбинациях №№5-8 на вход переноса C_IN и на затворы подключенных к нему транзисторов 3, 12, 13 и 22 поступает напряжение высокого уровня - «1». Поэтому транзисторы P-типа 3 и 12 - закрываются, а N-типа 13 и 22 - открываются. Если при этом на входы слагаемых А и В поступает напряжение низкого уровня, то транзисторы P-типа 1, 2, 4-7, 10 и 11, подключенные своими затворами к этим входам, - открываются, а N-типа 14-17, 19, 20, 23, 24 - закрываются. Через открытые транзисторы 4-5 с вывода источника питания высокого уровня 25 на затворы транзисторов 9,18 и на вход первого инвертора 27 поступает напряжение высокого уровня - «1» и поэтому транзистор P-типа 9 закрывается, а N-типа 18 - открывается. Так как на входе первого инвертора 27 напряжение высокого уровня - «1», то после инверсии на его выходе С_OUT формируется напряжение низкого уровня - «0». В то же время, на выходах двухвходовых логических элементов И-НЕ 29 и ИЛИ-НЕ 30, в соответствии с выполняемыми ими функциями, формируется напряжение высокого уровня - «1», которое поступает на затворы транзисторов P-типа 8 и N-типа 21. Поэтому транзистор 8 закрывается, а транзистор 21 - открывается. Так как транзисторы N-типа 21, 22 - открыты, через них на вход второго инвертора 28 с вывода источника питания низкого уровня 26 поступает напряжение низкого уровня - «0». Поэтому на выходе этого инвертора S формируется инверсное относительно входного напряжение высокого уровня - «1». При этом вход первого инвертора 27 остается изолированным от напряжения низкого уровня закрытыми транзисторами N-типа 14-17 и второго 28 соответственно от напряжения высокого уровня транзисторами P-типа 9, 12. Таким образом, реализуется комбинация №5 таблицы истинности сумматора.In combinations No. 5-8, a high level voltage “1” is supplied to the transfer input C _IN and to the gates of the transistors 3, 12, 13 and 22 connected to it. Therefore, transistors of P-type 3 and 12 are closed, and N-types 13 and 22 are opened. If at the same time low-level voltage is supplied to the inputs of the terms A and B, then P-type transistors 1, 2, 4-7, 10 and 11, connected by their gates to these inputs, open, and N-types 14-17, 19 , 20, 23, 24 - close. Through open transistors 4-5 from the output of the high-level power supply 25, the gates of the transistors 9.18 and the input of the first inverter 27 receive a high-level voltage of "1" and therefore the P-type 9 transistor closes, and the N-type 18 opens. Since at the input of the first inverter 27 the high level voltage is "1", then after inversion at its output C _OUT , a low level voltage is formed - "0". At the same time, at the outputs of the two-input logic elements AND-NOT 29 and OR-NOT 30, in accordance with the functions performed by them, a high-level voltage is generated - “1”, which is fed to the gates of the P-type 8 and N-type 21 transistors Therefore, the transistor 8 is closed, and the transistor 21 is opened. Since the N-type transistors 21, 22 are open, through them to the input of the second inverter 28 from the output of the low-level power supply 26, the low-level voltage “0” is supplied. Therefore, at the output of this inverter S, a “1” is formed, which is inverse with respect to the input voltage of a high level. The input of the first inverter 27 remains isolated from low-level voltage by closed N-type transistors 14-17 and second 28, respectively, from high-level voltage by P-type transistors 9, 12. Thus, combination No. 5 of the adder truth table is implemented.

Если же на вход слагаемого А(В) поступает напряжение низкого уровня - «0», а на вход слагаемого В(А) высокого - «1», то транзисторы P-типа 1(2), 5(4), 6(7), 10(11) и N-типа 15(14), 17(16), 20(19), 23(24), подключенные своими затворами к этим входам, - открываются, а P-типа 2(1), 4(5), 7(6), 11(10) и N-типа 14(15), 16(17), 19(20), 24(23) - закрываются. Через открытые транзисторы 13, 15(14) с вывода источника питания низкого уровня 26 на затворы транзисторов 9, 18 и на вход первого инвертора 27 поступает напряжение низкого уровня - «0» и поэтому транзистор P-типа 9 открывается, а N-типа 18 - закрывается. Так как на входе первого инвертора 27 напряжение низкого уровня - «0», то после инверсии на его выходе С_OUTформируется напряжение высокого уровня - «1». В то же время, на выходе двухвходового логического элемента И-НЕ 29, в соответствии с выполняемой им функцией, формируется напряжение высокого уровня - «1», которое поступает на затвор транзистора P-типа 8, а на выходе двухвходового логического элемента ИЛИ-НЕ 30 низкого - «0», которое поступает на затвор транзистора N-типа 21. Поэтому транзисторы 8 и 21 - закрываются. Так как транзисторы P-типа 6(7) и 9 - открыты, через них на вход второго инвертора 28 с вывода источника питания высокого уровня 25 поступает напряжение высокого уровня - «1». Поэтому на выходе этого инвертора S формируется инверсное относительно входного напряжение низкого уровня - «0». При этом вход первого инвертора 27 остается изолированным от напряжения высокого уровня закрытыми транзисторами P-типа 3 и 4(5), а вход второго 28 - от напряжения низкого уровня закрытыми транзисторами N-типа 18 и 21, 24(23). Таким образом, реализуется комбинация №6(№7) таблицы истинности сумматора.If the input of the term A (B) receives a low level voltage - “0”, and the input of the term B (A) high - “1”, then P-type transistors 1 (2), 5 (4), 6 (7 ), 10 (11) and N-type 15 (14), 17 (16), 20 (19), 23 (24), connected by their gates to these inputs, open, and P-type 2 (1), 4 (5), 7 (6), 11 (10) and N-types 14 (15), 16 (17), 19 (20), 24 (23) - are closing. Through the open transistors 13, 15 (14) from the output of the low-level power supply 26 to the gates of the transistors 9, 18 and to the input of the first inverter 27, the low-level voltage “0” is supplied and therefore the P-type transistor 9 opens, and the N-type 18 - closes. Since at the input of the first inverter 27 the low level voltage is “0”, then after inversion, a high level voltage “1” is formed at its output _OUT . At the same time, at the output of the two-input logic element AND-NOT 29, in accordance with the function it performs, a high-level voltage is generated - "1", which is fed to the gate of the P-type transistor 8, and at the output of the two-input logic element OR-NOT 30 low - "0", which is fed to the gate of the N-type transistor 21. Therefore, the transistors 8 and 21 are closed. Since the transistors P-type 6 (7) and 9 are open, through them the input of the second inverter 28 from the output of the high-level power supply 25 receives a high-level voltage - "1". Therefore, the output of this inverter S is formed inverse relative to the input voltage of a low level - "0". In this case, the input of the first inverter 27 remains isolated from the high level voltage by closed P-type transistors 3 and 4 (5), and the input of the second 28 from the low level voltage by closed N-type transistors 18 and 21, 24 (23). Thus, the combination No. 6 (No. 7) of the adder truth table is implemented.

В случае, когда на входы А и В поступает напряжение высокого уровня - «1», транзисторы P-типа 1, 2, 4-7, 10 и 11, подключенные своими затворами к этим входам, - закрываются, а N-типа 14-17, 19, 20, 23, 24 - открываются. Через открытые транзисторы 16-17 с вывода источника питания низкого уровня 26 на затворы транзисторов 9, 18 и на вход первого инвертора 27 поступает напряжение низкого уровня - «0» и поэтому транзистор P-типа 9 открывается, а N-типа 18 - закрывается. Так как на входе первого инвертора 27 напряжение низкого уровня - «0», то после инверсии на его выходе С_OUTформируется напряжение высокого уровня - «1». В то же время, на выходах двухвходовых логических элементов И-НЕ 29 и ИЛИ-НЕ 30, в соответствии с выполняемыми ими функциями, формируется напряжение высокого уровня - «1», которое поступает на затворы транзисторов P-типа 8 и N-типа 21. Поэтому транзистор 8 закрывается, а транзистор 21 - открывается. Так как транзисторы N-типа 21 и 22 - открыты, через них на вход второго инвертора 28 с вывода источника питания низкого уровня 26 поступает напряжение низкого уровня «0». Поэтому на выходе этого инвертора S формируется инверсное относительно входного напряжение высокого уровня - «1». При этом входы первого 27 и второго 28 инверторов остаются изолированными от напряжения высокого уровня закрытыми транзисторами P-типа 1-7 и 10-12. Таким образом, реализуется комбинация №8 таблицы истинности сумматора.In the case when a high level voltage “1” is applied to inputs A and B, P-type transistors 1, 2, 4-7, 10 and 11, connected by their gates to these inputs, are closed, and N-type 14- 17, 19, 20, 23, 24 - open. Through the open transistors 16-17 from the output of the low level power supply 26 to the gates of the transistors 9, 18 and to the input of the first inverter 27, the low level voltage “0” is supplied and therefore the P-type transistor 9 opens, and the N-type 18 closes. Since at the input of the first inverter 27 the low level voltage is “0”, then after inversion, a high level voltage “1” is formed at its output _OUT . At the same time, at the outputs of the two-input logic elements AND-NOT 29 and OR-NOT 30, in accordance with the functions performed by them, a high-level voltage is generated - “1”, which is fed to the gates of the P-type 8 and N-type 21 transistors Therefore, the transistor 8 is closed, and the transistor 21 is opened. Since the N-type transistors 21 and 22 are open, through them the input of the second inverter 28 from the output of the low-level power supply 26 receives the low-level voltage "0". Therefore, at the output of this inverter S, a high-level voltage “1” is inverted with respect to the input voltage. In this case, the inputs of the first 27 and second 28 inverters remain insulated from high-level voltage by closed P-type transistors 1-7 and 10-12. Thus, a combination of No. 8 adder truth tables is implemented.

В предлагаемой схеме сумматора исключено соединение затворов восьмого и двадцать первого транзисторов с входом переноса C_IN, вследствие чего суммарная емкость входа переноса С_IN уменьшена. Таким образом, при прочих равных условиях, длительность фронта и спада входного сигнала на входе переноса С_IN уменьшена, благодаря чему ускорено переключение третьего и тринадцатого транзисторов и, следовательно, появление сигнала на входе первого инвертора. Так как сигнал на входе первого инвертора появляется быстрее, то он соответственно быстрее переключается и сигнал на его выходе появляется быстрее тоже.In the proposed adder circuit, the connection of the gates of the eighth and twenty-first transistors with the transfer input C _{IN is} excluded, as a result of which the total capacity of the transfer input C _{IN is} reduced. Thus, ceteris paribus, the duration of the front and the fall of the input signal at the input of the transfer C _{IN is} reduced, which accelerates the switching of the third and thirteenth transistors and, therefore, the appearance of the signal at the input of the first inverter. Since the signal at the input of the first inverter appears faster, it accordingly switches faster and the signal at its output appears faster too.

Таким образом, в предлагаемом сумматоре повышено быстродействие формирования сигнала переноса на выходе С_OUT.Thus, in the proposed adder, the speed of formation of the transfer signal at the output C _{OUT is} increased.

Claims

An adder containing field-effect transistors the first, second, ..., twelfth - of the first type of conductivity, thirteenth, fourteenth, ..., twenty-fourth - of the second type of conductivity, the input of the term A, connected to the gates of the first, fifth, sixth, tenth, fourteenth, sixteenth, nineteenth and twenty-fourth transistors, the input of the term B connected to the gates of the second, fourth, seventh, eleventh, fifteenth, seventeenth, twentieth and twenty-third transistors, the transfer input C _IN connected to the gate mi of the third, twelfth, thirteenth and twenty-second transistors, a power supply of the first voltage level connected to the sources of the first, second, fourth, sixth, seventh, eighth and tenth transistors, a power supply of the second voltage level connected to the sources of the fourteenth, fifteenth, seventeenth, nineteenth, twentieth, twenty-first and twenty-fourth transistors, and the drains of the first and second transistors are connected to the source of the third transistor, the drain of the fourth to the source of the fifth, drains of the pole the seventh and seventh - with the source of the ninth, the drain of the tenth - with the source of the eleventh, the drain of the eleventh - with the source of the twelfth, the drains of the fourteenth and fifteenth - with the source of the thirteenth, the stock of the seventeenth - with the source of the sixteenth, the drains of the nineteenth and twentieth - with the source of the eighteenth, the stock of twenty-fourth - with the source of the twenty third and the drain of the twenty third - with the source of the twenty second and the drains of the third, fifth, thirteenth and sixteenth - with the gates of the ninth and eighteenth transistors and the input of the first inverter, the output of which th is the output carry signal C _OUT, and the drains of the ninth, twelfth, eighteenth and twenty-second transistors - to the input of the second inverter, whose output is the output of the addition result S, characterized in that it entered two-input NAND gate NOT, the first and second the inputs of which are connected to the inputs of the terms A and B, respectively, and the output is connected to the gate of the eighth transistor, the drain of which is connected to the drain of the eleventh and the source of the twelfth transistors, and a two-input logic element OR NOT, the first and the second input of which is connected to the inputs of the terms A and B, respectively, and the output is connected to the gate of the twenty-first transistor, whose drain is connected to the drain of the twenty-third and the source of the twenty-second transistors.