RU2642416C1 - Voltage logical level converter - Google Patents

Abstract

FIELD: electricity.

SUBSTANCE: converter circuit comprises: six P-Type field transistors (1-6) and four N-type field transistors (7-10), the inputs of direct IN and inverse

input signals, a power supply terminal of high-voltage level VDD, a high-voltage level supply terminal (GND) and an OUT output.

EFFECT: high reliability and smaller weight and dimensions.

1 dwg

Description

The present invention relates to digital computing and can be used in the design of circuits requiring coordination of different voltage levels of power supplies and internal signals.

Known Converter signal levels on MOS transistors [1]. This device is designed to convert the logical voltage level (for example, when pairing TTL- and KMDP logic elements). This Signal Level Converter for MOSFETs [1] contains eight P-type MOSFETs and four N-type MOSFETs.

Thus, to perform the necessary conversion function, twelve MOS transistors are required.

The disadvantage of the above circuit is that it contains a large number of transistors and, therefore, requires a large number of switching connections to connect them. Since the reliability of any physical object is not absolute and directly depends on the number of components in its composition and the number of connections connecting these components, the use of more components and connections between them when creating any device reduces the reliability of such a device.

In addition, the use of a larger number of components and connections when creating the device leads to an increase in its overall dimensions, namely, the Converter of signal levels on MIS transistors [1].

The task of the invention is to increase the reliability of the signal level converter on MOS transistors [1] and to reduce its overall dimensions.

входных сигналов, соединенные с затворами соответственно седьмого и восьмого транзисторов, вывод питания высокого уровня напряжения VDD, соединенный с истоками первого и второго транзисторов, вывод питания низкого уровня напряжения GND, соединенный с истоками с седьмого по десятый транзисторов, причем сток первого транзистора соединен со стоком второго и истоком шестого транзисторов, затвор второго - со стоками третьего и девятого транзисторов, затворы которых соединены со стоками пятого и восьмого транзисторов и затвором шестого транзистора, сток которого соединен со стоком седьмого транзистора и с затворами четвертого, пятого и десятого транзисторов, а стоки четвертого и десятого транзисторов соединены между собой и являются выходом OUT, в отличие от известного преобразователя уровней сигналов на МДП-транзисторах [1], затвор первого транзистора соединен с выводом питания низкого уровня напряжения GND, а истоки третьего, четвертого и пятого транзисторов соединены с выводом питания высокого уровня напряжения VDD.The problem is achieved in that in the logical voltage level converter containing P-type field-effect transistors from the first to the sixth and N-type from the seventh to the tenth, direct IN and inverse inputs

the input signals connected to the gates of the seventh and eighth transistors, respectively, a high voltage level power supply terminal VDD connected to the sources of the first and second transistors, a low voltage level power supply terminal GND connected to the sources of the seventh to tenth transistors, the drain of the first transistor connected to the drain the second and the source of the sixth transistors, the gate of the second - with the drains of the third and ninth transistors, the gates of which are connected to the drains of the fifth and eighth transistors and the gate of the sixth trans a torus whose drain is connected to the drain of the seventh transistor and to the gates of the fourth, fifth and tenth transistors, and the drains of the fourth and tenth transistors are interconnected and are the OUT output, in contrast to the known signal level converter on MIS transistors [1], the gate of the first the transistor is connected to the GND low voltage power terminal, and the sources of the third, fourth and fifth transistors are connected to the high voltage VDD power terminal.

Thus, in the proposed circuit of the converter of the logical voltage level, due to differences from the known device described above, there are no two P-type transistors and, therefore, both the total number of transistors and the number of nodes and links connecting the individual elements of the circuit are reduced.

In addition, the lack of feedback on the output inverter reduces the load on this inverter and, therefore, allows to reduce its size without loss of load capacity, and, thereby, further improve the reliability of the entire device and reduce its overall dimensions.

The figure shows a diagram of the proposed voltage level converter.

входных сигналов, соединенные с затворами соответственно седьмого (7) и восьмого (8) транзисторов, вывод питания высокого уровня напряжения VDD, соединенный с истоками транзисторов с первого по пятый (1-5), вывод питания низкого уровня напряжения GND, соединенный с истоками транзисторов с седьмого по десятый (7-10) и затвором первого (1) транзистора, сток которого соединен со стоком второго (2) и истоком шестого (6) транзисторов, затвор второго (2) - со стоками третьего (3) и девятого (9) транзисторов, затворы которых соединены со стоками пятого (5) и восьмого (8) транзисторов и затвором шестого (6) транзистора, сток которого соединен со стоком седьмого (7) транзистора и с затворами четвертого (4), пятого (5) и десятого (10) транзисторов, а стоки четвертого (4) и десятого (10) транзисторов соединены между собой и являются выходом OUT.The proposed logical voltage level converter contains P-type field-effect transistors from the first to the sixth (1-6) and N-type from the seventh to the tenth (7-10), direct IN and inverse inputs

input signals connected to the gates of the seventh (7) and eighth (8) transistors, a high voltage level VDD power output connected to the sources of the first to fifth transistors (1-5), a GND low voltage power output connected to the sources of the transistors from the seventh to the tenth (7-10) and the gate of the first (1) transistor, the drain of which is connected to the drain of the second (2) and the source of the sixth (6) transistor, the gate of the second (2) to the drains of the third (3) and ninth (9) ) transistors, the gates of which are connected to the drains of the fifth (5) and eighth (8) transistors and the gate of the sixth (6) transistor, whose drain is connected to the drain of the seventh (7) transistor and with the gates of the fourth (4), fifth (5) and tenth (10) transistors, and the drains of the fourth (4) and tenth ( 10) transistors are interconnected and are output OUT.

The proposed Converter logical voltage level is a digital logic device designed to convert the input voltage of the logical unit "1 *" (VCC) into a logical voltage of "1" corresponding to the voltage of the high voltage level VDD, and works as follows.

- напряжение логической единицы «1*» (VCC). Минимальное значение напряжения логической единицы «1*» должно быть больше либо равно значению порогового напряжения транзистора N-типа. Кроме того, напряжение источника питания высокого уровня VDD («1») и напряжение логической единицы VCC («1*») должны быть больше или равны сумме пороговых напряжений транзисторов Р- и N-типа. Транзистор Р-типа 1 низкой проводимости открыт всегда, т.к. его затвор подключен к источнику питания низкого уровня напряжения GND («0»). На затворы транзисторов N-типа 7 и 8 с входов IN и

поступают напряжения соответственно низкого уровня GND («0») и напряжение логической единицы «1*» (VCC). Поэтому транзистор 7 закрыт, а транзистор 8 открыт. Также, в результате действия предыдущего регенеративного цикла транзисторы 3, 6 и 10 открыты, а транзисторы 2, 4, 5 и 9 закрыты. Поэтому на выходе OUT преобразователя логического уровня напряжения через открытый транзистор 10 установлено напряжение низкого уровня «0» (GND).The initial state. A low level voltage corresponding to a logic voltage of “0” is applied to the GND power supply terminal and to the IN input, and a high voltage (“1”) is applied to the VDD terminal, and

- voltage of the logical unit "1 *" (VCC). The minimum voltage value of the logical unit "1 *" must be greater than or equal to the threshold voltage value of the N-type transistor. In addition, the voltage of the high-level power supply VDD ("1") and the voltage of the logical unit VCC ("1 *") must be greater than or equal to the sum of the threshold voltages of the P- and N-type transistors. The P-type transistor 1 low conductivity is always open, because its shutter is connected to a GND low voltage power supply (“0”). To the gates of N-type transistors 7 and 8 from the inputs IN and

the voltages of the correspondingly low GND level (“0”) and the voltage of the logical unit “1 *” (VCC) are supplied. Therefore, the transistor 7 is closed, and the transistor 8 is open. Also, as a result of the previous regenerative cycle, transistors 3, 6 and 10 are open, and transistors 2, 4, 5 and 9 are closed. Therefore, the low voltage “0” (GND) is set at the output of the converter of the logical voltage level through the open transistor 10.

и на вход IN и, следовательно, на затворы транзисторов 7 и 8 поступают напряжения соответственно логической единицы «1*» (VCC) и логического «0» (GND), в результате чего транзистор N-типа 7 открывается, а транзистор N-типа 8 закрывается. Через открытый транзистор 7 на затворы транзисторов 4, 5, и 10 поступает напряжение низкого уровня «0» (GND). Поэтому транзисторы Р-типа 4 и 5 открываются, а транзистор N-типа 10 закрывается, и через открытые транзисторы 4 и 5 напряжение высокого уровня VDD поступает на затворы транзисторов 3, 6 и 9 и на выход OUT преобразователя логического уровня напряжения. При этом транзисторы Р-типа 3 и 6 закрываются, а транзистор N-типа 9 открывается. Поэтому через открытый транзистор N-типа 9 на затвор транзистора Р-типа 2 поступает напряжение низкого уровня «0» (GND), которое открывает транзистор Р-типа 2 и через него на истоке транзистора N-типа 6 устанавливается напряжение высокого уровня VDD («1»). Таким образом, на выходе OUT преобразователя логического уровня напряжения через открытый транзистор Р-типа 4 установлено логическое напряжение высокого уровня VDD, полученное преобразованием входного высокого напряжения логической единицы «1*» (VCC).In the mode of converting a high voltage of a logical unit “1 *” (VCC) to a high voltage VDD at the input

and to the input IN and, consequently, to the gates of the transistors 7 and 8, the voltages of the logical unit are “1 *” (VCC) and logical “0” (GND), as a result of which the N-type transistor 7 opens, and the N-type transistor 8 closes. Through the open transistor 7, the gates of the transistors 4, 5, and 10 receive a low level voltage "0" (GND). Therefore, the P-type transistors 4 and 5 open, and the N-type transistor 10 closes, and through the open transistors 4 and 5, the high-level voltage VDD is supplied to the gates of the transistors 3, 6, and 9 and to the output OUT of the logical-level voltage converter. In this case, the P-type transistors 3 and 6 are closed, and the N-type transistor 9 is opened. Therefore, through the open N-type transistor 9, the low-level voltage "0" (GND) is supplied to the gate of the P-type 2 transistor, which opens the P-type 2 transistor and through it at the source of the N-type transistor 6, a high-level voltage VDD ("one"). Thus, at the OUT output of the logic-level voltage converter through an open P-type transistor 4, a high-level logic voltage VDD is obtained, obtained by converting the input high voltage of the logical unit “1 *” (VCC).

- инверсного входного сигнала и, следовательно, на затворы транзисторов 7 и 8 поступают соответственно напряжения логического «0» (GND) и логической единицы «1*» (VCC). Поэтому транзистор N-типа 7 закрывается, а транзистор N-типа 8 открывается. Через открытый транзистор N-типа 8 на затворы транзисторов 3, 6 и 9 поступает напряжение низкого уровня GND («0»). Поэтому транзистор N-типа 9 закрывается, а транзисторы Р-типа 3 и 6 открываются, и напряжение высокого уровня VDD («1») через открытый транзистор 3 поступает на затвор транзистора 2, а через открытые транзисторы 1, 2, 6 - на затворы транзисторов 4, 5, 10. При этом транзисторы Р-типа 2, 4 и 5 закрываются, а транзистор N-типа 10 открывается. Поэтому через открытый транзистор 10 на выходе OUT преобразователя уровня напряжения поступает напряжение низкого уровня GND («0»). Так как транзистор 1 низкой проводимости открыт всегда, то он с открытым транзистором 6 образует низко проводящую цепь, которая в данном режиме удерживает на затворах транзисторов 4, 5 и 10 напряжение высокого уровня VDD («1»), несмотря на то, что транзистор 2 закрывается. Поэтому на выходе OUT преобразователя логического уровня напряжения сохраняется напряжение низкого уровня GND («0»), и схема переходит в исходное состояние.When the converter of the logical level of the voltage in the initial state and the mode of formation at the output OUT of the voltage low level GND ("0") to the inputs IN - direct input signal and

- the inverse input signal and, therefore, the gates of the logic “0” (GND) and the logical unit “1 *” (VCC) respectively arrive at the gates of the transistors 7 and 8. Therefore, the N-type transistor 7 is closed, and the N-type transistor 8 is opened. Through the open N-type transistor 8, the gates of the transistors 3, 6 and 9 receive a low-level voltage GND ("0"). Therefore, the N-type transistor 9 closes, and the P-type transistors 3 and 6 open, and the high-level voltage VDD ("1") through the open transistor 3 goes to the gate of the transistor 2, and through the open transistors 1, 2, 6 to the gates transistors 4, 5, 10. In this case, the P-type transistors 2, 4 and 5 are closed, and the N-type transistor 10 is opened. Therefore, through the open transistor 10, the output of the voltage level converter OUT receives a low level voltage GND (“0”). Since transistor 1 of low conductivity is always open, it with an open transistor 6 forms a low conductive circuit, which in this mode holds a high level VDD voltage ("1") on the gates of transistors 4, 5 and 10, despite the fact that transistor 2 closes. Therefore, at the output of the converter of the logical voltage level, the low level voltage GND ("0") is stored, and the circuit returns to its original state.

Since in the proposed circuit of the logical voltage level converter, due to differences from the known signal level converter on MOS transistors [1] described above, there are no two P-type transistors, the total number of transistors and the number of nodes and connections connecting the individual elements of the circuit, reduced. In turn, as indicated earlier, a decrease in the number of components and connections connecting these components leads to an increase in the reliability of the proposed converter of the logical level of voltage and reduces its overall dimensions.

In addition, the lack of feedback on the output inverter reduces the load on this inverter and, therefore, allows to reduce its size without loss of load capacity, and, thereby, further improve the reliability of the entire device and reduce its overall dimensions.

Literature

1. USSR Author's Certificate (SU) No. 1538246, “Converter of signal levels on MIS transistors”, / V.A. Maximov, A.E. Zabolotny and Ya.Ya. Petrichkovich // Bulletin No. 3 of 01/23/90.

Claims (1)

Logic voltage level converter containing P-type field-effect transistors from the first to the sixth and N-type from the seventh to the tenth, direct IN and inverse inputs

the input signals connected to the gates of the seventh and eighth transistors, respectively, a high voltage level power supply terminal VDD connected to the sources of the first and second transistors, a low voltage level power supply terminal GND connected to the sources of the seventh to tenth transistors, the drain of the first transistor connected to the drain second and source of the sixth transistors, the gate of the second - with drains of the third and ninth transistors, the gates of which are connected to the drains of the fifth and eighth transistors and the gate of the sixth trans a torus, the drain of which is connected to the drain of the seventh transistor and with the gates of the fourth, fifth and tenth transistors, and the drains of the fourth and tenth transistors are interconnected and are the OUT output, characterized in that the gate of the first transistor is connected to the low voltage supply terminal GND, and the sources of the third, fourth and fifth transistors are connected to a high voltage level VDD power terminal.

Images