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KR960032495A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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KR960032495A
KR960032495A KR1019960004004A KR19960004004A KR960032495A KR 960032495 A KR960032495 A KR 960032495A KR 1019960004004 A KR1019960004004 A KR 1019960004004A KR 19960004004 A KR19960004004 A KR 19960004004A KR 960032495 A KR960032495 A KR 960032495A
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KR
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lines
pair
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memory cell
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KR1019960004004A
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Inventor
겐지 곤도우
Original Assignee
가네꼬 히사시
닛본덴기 가부시끼가이샤
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Publication date
Application filed by 가네꼬 히사시, 닛본덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR960032495A publication Critical patent/KR960032495A/ko
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Abstract

기입/독출 인에이블 신호 및 행 어드레스 신호의 논리 연산에 의하여 얻어지는 제어 신호에 의하여 제어되는 부하 소자가 디지트 라인의 쌍에 제공된다. 이 구조는 기생 저항에 의하여 발생되는 디지트 라인 쌍 간의 전위차의 변화를 억제하여, 독출 지연시간이 균일하고 독출 속도가 개선된 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 제1실시예의 구조를 도시하는 도면.
제4도는 본 발명의 제1실시예의 독출 동작을 설명하기 위하여 신호 파형을 도시하는 도면.
제5도는 본 발명의 제2실시예의 구조를 도시하는 도면.

Claims (11)

  1. 다수의 워드 라인; 다수의 디지트 라인; 다수의 디지트 라인; 각각 다수의 메모리 소자를 포함하는 메모리 셀; 및 상기 메모리 셀의 독출시에, 상기 메모리 셀의 위치에 따라 변환하는 한 쌍의 디지트 라인들 간의 전위차를 상기 디지트 라인 쌍에 대한 상기 메모리 셀의 위치에 따라 예정된 레벨로 클램핑 하기 위한 회로 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 클램핑 회로 수단이 상기 디지트 라인 쌍의 부하 회로에 대하여 먼 종단 및 가까운 종단에 위치한 메모리 셀이 각각 선택되었을 때에 상기 디지트 라인 쌍 간의 전위차가 대략 일정해지도록 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 행과 열을 이루어 배열된 다수의 메모리 셀의 어레이, 연관된 메모리 셀의 열에 각각 제공되어 상기 연관된 메모리 셀 열에 각각 접속된 다수의 디지트 라인 상 및 연관된 메모리 셀의 행에 각각 제공되어 상기 연관된 메모리 셀의 행에 각각 접속된 다수의 워드 라인을 포함하는 메모리 셀 어레이; 상기 다수의 디지트 라인 쌍들의 한 종단에 접속된 다수의 부하 소자; 및 하나 이상의 상기 부하 소자를 제어하는 제어 신호를 발생시키기 위하여 기입/독출 인에이블 신호 및 행 어드레스 신호에 예정된 논리 연산을 실행하는 제어 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 제어 회로에 의하여 제어되는 상기 부하 소자가 상기 디지트 라인 쌍들의 한 종단에서 디지트 라인 쌍들 사이에 접속되고, 상기 제어 회로의 출력에 접속되는 제어 단자를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 제어 회로에 의하여 제어되는 상기 부하 소자가 상기 디지트 라인 쌍들의 한 종단에서 상기 디지트 라인 쌍과 전원 단자 사이에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제3항에 있어서, 상기 디지트 라인 쌍들에 연결된 상기 메모리 셀들의 상기 위치가 다수의 영역군으로 구분되고, 상기 제어 회로는 상기 독출/기입 인에이블 신호가 독출 동작을 지시하고 상기 행 어드레스 신호가 소정의 영역내에 위치할 때에 상기 제어 회로의 출력 신호가 활성화되도록 설계되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 다수의 워드 라인; 다수의 비트 라인; 다수의 메모리 소자를 포함하는 메모리 셀 어레이; 및 상기 다수의 비트 라인에 각각 접속되고 선택된 워드 라인의 어드레스에 따라 변환하는 임피던스를 가진 다수의 비트 라인 부하 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 다수의 워드 라인; 다수의 비트 라인; 다수의 메모리 소자를 포함하는 메모리 셀 어레이; 및 상기 다수의 비트 라인에 각각 접속되고 상기 메모리 셀 어레이를 독출한 시에 선택된 워드 라인의 어드레스에 따라 변환하는 임피던스를 가진 다수의 비트 라인 부하 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 다수의 비트 라인 각각이 진리 상보적 비트 라인의 쌍으로 이루어지고; 비트 라인들의 각각의 쌍들 사이에 접속되고 선택된 워드 라인의 어드레스에 따라 상기 진리 상보적 비트 라인들의 쌍을 단락시키기 위한 등화기 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제7항에 있어서, 각각의 상기 다수의 비트 라인들의 진리 상보적 비트 라인의 쌍으로 이루어지고; 각각의 비트 라인 쌍 사이에 접속되고 선택된 워드 라인의 어드레스에 따라 변화하는 임피던스를 가지는 가변 부하 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 다수의 메모리 소자를 포함하는 메모리 셀 어레이; 다수의 워드 라인; 행 어드레스 신호를 수신하여 상기 다수의 워드 라인 중 하나를 선택하는 행디코더; 다수의 비트 라인; 열 어드레스 신호를 수신하여 상기 다수의 비트 라인 중 하나를 선택하는 열 디코더; 상기 다수의 비트 라인 각각에 연결된 비트 라인 부하 회로; 및 상기 행 어드레스 신호의 일부에 응답하여 상기 비트 라인 부하 회로를 제어하기 위한 비트 라인 부하 제어 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960004004A 1995-02-17 1996-02-17 반도체 메모리 장치 KR100210627B1 (ko)

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