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KR950005577B1 - 비트 라인 부하 회로 - Google Patents

비트 라인 부하 회로 Download PDF

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Abstract

내용 없음.

Description

비트 라인 부하 회로
제1도는 SRAM의 메모리 코어 회로에 적용된 종래 기술의 비트 라인 부하 회로를 도시하는 도면.
제2도는 본 발명의 한 실시예에 따른 비트 라인 부하 회로를 도시하는 도면.
제3도는 본 발명의 다른 실시예에 따른 비트 라인 부하 회로를 도시하는 도면.
제4도는 본 발명의 또 다른 실시예에 따른 비트 라인 부하 회로를 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
Qn : MOSFET I1, I2 : 인버터
B, /B : 비트 라인 WE : 기록 인에이블 신호
본 발명은 일반적으로 SRAM의 메모리 코어(CORE)회로에 관한 것으로서, 특히, 메모리 코어 회로의 비트 라인 부하 회로(Bit-line Load Circuit)에 관한 것이다.
제1도는 SRAM의 메모리 코어 회로에서 하나의 열(Column)만을 도시하고 있는데, 1-1과 1-2는 종래 기술의 비트라인 부하 회로를 각각 나타낸다. 제1도의 (a)에 도시된 메모리 코어 회로에서 비트라인 부하 회로(1-1)의 P-채널 MOSFET(Q1, Q2)는 데이타 판독(READ)시에 비트선(B, /B)간의 전압을 일정한 차이로 클램프(Clamp) 시켜주는 기능을 갖고 있다. 그러나, 항상 온(ON)상태에 있기 때문에, 데이타 기록(Write)시에는 DC정전류(Static Current)가 흐른다는 단점이 있다. 즉, 기록 동작시에는 데이타 입력으로 전달된 신호(D, /D)가 트랜지스터(Q7, Q8)을 거쳐 데이타 버스 라인(DB, /DB)으로 나오고, 열 선택 기능을 수행하는 트랜지스터(Q3, Q4, Q5, Q6)로 구성된 Y-통과 게이트(Y-Pase Gate)를 통해 비트 라인(B, /B)으로 전달되게 되는데, 이 때 어느 한쪽은 "1"의 데이타를 갖게 되고, 다른 한쪽은 "0"의 데이타를 갖게 된다. 따라서 어느 한쪽은 반드시 "0"의 데이타를 갖게 되며, 이 경로(path)를 따라 DC 정전류가 존재하게 된다. 예를 들어, 데이타 "1"을 기록하는 경우 신호 D는 "1"이 되고 신호/D는 "0"이 되며, 기록 인에이블 신호 WE가 "1"이 되므로, 트랜지스터(Q7, Q8)은 온 상태로되며, 선택된 열의 Y신호는 "1"이 되고 /Y는 "0"이므로, 트랜지스터(Q3, Q4, Q5, Q6)가 온 상태로 되어, 트랜지스터 Q2, Q4 및 Q6, Q8 경로를 통해 DC 정전류가 계속해서 소모된다. 반대로 데이타 "0"의 기록 동작시에는 반대쪽 경로인 트랜지스터 Q1, Q3와 Q5, Q7을 통해 전류 소모 경로가 형성되므로, 기록 동작시의 DC전류가 항상 존재하게 되고, 다비트 방식의 제품일수록 전류 소모는 배가된다.
제1도(b)에 도시된 비트라인 부하 회로(1-2)의 경우에는 이러한 단점을 보완하기 위해 기록 동작시에 트랜지스터 Q1, Q2가 오프되도록 기록 인에이블 신호 WE가 게이트 입력으로 인가되도록 구성하였으나, 기록 동작시의 누설 전류(Leak Current)를 보상해 주기 위한 작은 크기의 트랜지스터 Q3, Q4(항상 온 되어 있음)를 통해 DC 전류가 흐르기 때문에 완전 차단 되지는 못한다.
따라서, 본 발명의 목적은 기존 비트 라인 부하 회로의 기능을 제대로 수행하면서 MOSFET의 소자수를 증가시키지 않고 데이타 기록시의 DC 정전류가 완전 차단될 수 있는 비트 라인 부하 회로를 제공하는 것이다.
전술한 목적을 수행하기 위해, 본 발명은, SRAM의 비트라인 부하 회로에 있어서, 드레인이 각각 비트라인(B, /B)에 연결되고 소스는 각각 Vcc전원 라인에 연결되고 게이트에는 기록 인에이블신호(WE)가 인가되어, 데이타 판독시 비트라인 전압을 클램프하기 위한 2개의 P-채널 MOSFET와, 드레인이 각각 비트라인(B, /B)에 연결되고 소스가 각각 Vcc전원 라인에 연결되어 있고, 게이트가 서로 상대방 비트 라인(/B, B)에 교차결합되어 데이타 기록시 DC전류를 차단하기 위한 2개의 P-채널 MOSFET를 포함하고 있는 것을 특징으로 한다.
이제, 본 발명은 양호한 실시예 및 첨부 도면을 참조하여 상세히 설명하게 된다.
제2도는 본 발명의 일실시예에 따른 비트 라인 부하 회로를 도시하고 있다. 제2도에서 P-채널 MOSFET(Q21, Q22)는 제1도(b)의 비트라인 부하 회로에서와 동일하게 기록 인에이블 신호 WE가 "0"일 때 즉, 판독 동작시에는 "온" 상태로 되어 비트라인(B, /B) 전압이 셀의 데이타에 의해 일정한 전위차로 클램프되도록 하고, 기록 동작시에는 기록 인에이블 신호 WE가 "1"이 되므로, 이들 P-채널 MOSFET(Q21, Q22)는 오프된다. P-채널 MOSFET(Q23, Q24)는 그 소스가 Vcc 전원 라인에 연결되고 드레인은 각각의 비트 라인(B, /B)에 연결되고, 게이트는 서로 상대방의 비트 라인(/B, B)에 접속된 교차결합(cross-coupled) 부하의 형태로 구성된다.
데이타 판독 동작시 비트 라인(B, /B)의 전위는 셀과 비트라인 부하(Q21, Q22)에 의해 결정되는데, "1"의 전위는 Vcc 전압이 되고 "0" 전위는 Vcc-ΔV(비트라인간의 전위차)의 전위가 되는데, 일반적으로 ΔV는 약 300mV가 되기 때문에 P-채널 MOSFET(Q23, Q24)는 오픈 상태가 된다. 그러나 만일 전위차(ΔV)가 P-채널 MOSFET(Q23, Q24)의 임계 전압보다 커진다고 하더라도, P-채널 MOSFET(Q23, Q24)는 기록 동작시 누설 전류만을 보상해주기 위한 작은 크기의 트랜지스터이기 때문에 판독 동작시에는 아무런 문제가 되지 않는다(Q21, Q22》Q23, Q24). 기록 동작 상태를 살펴보면, 비트 라인 B에 "하이"가 기록되고 비트라인 /B에 "로우"가 기록되는 경우, P-채널 MOSFET(Q24)는 게이트 압력인 비트라인 B신호가 "1"이므로, 오프 상태로 되게 된다. 따라서 P-채널 MOSFET(Q24)를 통해 제1도(b)의 회로에서처럼 DC전류가 발생하지 않으므로 비트 라인 부하로부터 나오는 정전류는 완전히 차단되게 된다.
또한 P-채널 MOSFET(Q23)은 온 상태로 되어 있기 때문에 비트라인 B의 "하이" 전압이 누설(Leak) 전류에 의해 하강되는 경우 보상해 줄 수 있다. 데이타가 반대로 입력되는 경우에도 마찬가지로 P-채널 MOSFET(Q23, Q24)의 역할만 바뀌게 되고 그 동작 원리는 동일하므로 구체적인 설명은 생략한다.
또한, 비트라인 부하가 NMOS 형태로 이루어진 경우에는 제3도 및 제4도에 도시된 바와같이 구성할 수 있는데, 제3도에 도시된 실시예의 경우에는, NMOS 트랜지스터(Q33, Q34) 각각의 게이트가 인버터(I1, I2)를 통해 각각 비트 라인(/B, B)에 교차 결합된 구성으로서, 소스가 각각 비트라인(B, /B)에 연결되고 드레인이 각각 Vcc 전원라인에 연결되고 게이트에는 기록 인에이블신호(WE)의 반전 신호(/WE)가 인가되어, 데이타 판독 동작시 비트 라인 전압을 클램프하기 위한 2개의 N-채널 MOSFET(Q31, Q32)와, 드레인이 각각 Vcc전원 라인에 연결되고, 소스가 각각 비트라인(B, B)에 연결되고, 게이트는 각각 인버터(I2, I1)를 통해 서로 상대방의 비트라인(/B, B)에 교차 결합되어, 테이타 기록 동작시 DC전류를 차단하기 위한 2개의 N-채널 MOSFET(Q33, Q34)를 포함하고 있으며 그 동작 원리는 제2도의 경우와 동일하다. 또한 제4도에 도시된 실시예에 따른 비트 라인 부하 회로는, 소스가 각각 비트라인(B, /B)에 연결되고, 드레인이 각각 Vcc 전원라인에 연결되고, 게이트에는 기록 인에이블 신호(WE)의 반전된 신호(/WE)가 인가되어, 데이타 판독 동작시 비트 라인 전압을 클램프하기 위한 제1 및 제2N-채널 MOSFET(Q41, Q42)와, 게이트와 드레인이 각각 Vcc전원 라인에 연결된 제3N-채널 MOSFET(Q45)와, 소스가 공통으로 상기 제3 N-채널 MOSFET(Q45)의 소스에 연결되고, 드레인이 각각 비트라인(B, /B)에 연결되고, 게이트는 서로 상대방의 비트라인(/B, B)에 교차 결합되어 있는 2개의 P-채널 MOSFET(Q43, Q44)를 포함하고 있으며, 그 동작 원리도 역시 제2도의 경우와 동일하다.
전술한 바와같이 구성된 본 발명은 SRAM의 데이타 기록 동작시 DC정전류를 완전히 차단시킬 수 있으며, 기존의 비트라인 부하 회로의 기능을 그대로 수행하면서, MOSFET 소자의 수를 증가시키지 않는다는 장점이 있다.

Claims (3)

  1. SRAM의 비트라인 부하 회로에 있어서, 드레인이 각각 비트라인(B, /B)에 연결되고 소스는 각각 Vcc 전원 라인에 연결되고, 게이트에는 기록 인에이블 신호(WE)가 인가되어, 데이타 판독시 비트라인 전압을 클램프하기 위한 2개의 P-채널 MOSFET(Q21, Q22)와, 드레인이 각각 비트라인(B, /B)에 연결되고 소스가 각각 Vcc전원 라인에 연결되고 있고 게이트가 서로 상대방 비트 라인(/B, B)에 교차결합되어 데이타 기록시 DC 전류를 차단하기 위한 2개의 P-채널 MOSFET(Q23, Q24)를 포함하고 있는 것을 특징으로 하는 비트 라인 부하 회로.
  2. SRAM의 비트라인 부하 회로에 있어서, 소스가 각각 비트라인(B, /B)에 연결되고 드레인이 각각 Vcc 전원라인에 연결되고 게이트에는 기록 인에이블신호(WE)의 반전 신호(/WE)가 인가되어, 데이타 판독 동작시 비트 라인 전압을 클램프하기 위한 2개의 N-채널 MOSFET(Q31, Q32)와, 드레인이 각각 Vcc 전원 라인에 연결되고, 소스가 각각 비트라인(B, /B)에 연결되고, 게이트는 각각 인버터(I2, I1)를 통해 서로 상대방의 비트라인(/B, B)에 교차 결합되어, 데이타 기록 동작시 DC전류를 차단하기 위해 2개의 N-채널 MOSFET(Q33, Q34)를 포함하고 있는 것을 특징으로 하는 비트 라인 부하 회로.
  3. SRAM의 비트라인 부하 회로에 있어서, 소스가 각각 비트라인(B, /B)에 연결되고, 드레인이 각각 Vcc 전원라인에 연결되고, 게이트에는 기록 인에이블 신호(WE)의 반전된 신호(/WE)가 인가되어, 데이타 판독 동작시 비트 라인 전압을 클램프하기 위한 제1 및 제2N-/채널 MOSFET(Q41, Q42)와, 게이트와 드레인이 각각 Vcc전원 라인에 연결된 제3N-채널 MOSFET(Q45)와, 소스가 공통으로 상기 제3N-채널 MOSFET(Q45)의 소스에 연결되고, 드레인이 각각 비트라인(B, /B)에 연결되고, 게이트는 서로 상대방의 비트라인(/B, B)에 교차 결합되어 있는 2개의 P-채널 MOSFET(Q43, Q44)를 포함하고 있는 것을 특징으로 하는 비트 라인 부하 회로.
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