JPH06302191A - ビットライン負荷回路 - Google Patents
ビットライン負荷回路Info
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- JPH06302191A JPH06302191A JP35023093A JP35023093A JPH06302191A JP H06302191 A JPH06302191 A JP H06302191A JP 35023093 A JP35023093 A JP 35023093A JP 35023093 A JP35023093 A JP 35023093A JP H06302191 A JPH06302191 A JP H06302191A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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-
- G—PHYSICS
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- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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Abstract
(57)【要約】
【目的】 既存のビットライン負荷回路の機能をそのま
ま遂行しながら、ＭＯＳＦＥＴの素子数を増加させるこ
となくデータ記録時のＤＣ定電流が完全に遮断されうる
ビットライン負荷回路を提供するためのものである。 【構成】 本ライン負荷回路は、ドレインがそれぞれビ
ットラインＢ，／Ｂに接続され、ソースはそれぞれＶｃ
ｃ電源ラインに接続され、ゲートには記録イネイブル信
号ＷＥがそれぞれ印加され、データ読出時にビットライ
ン電圧をクランプするための二つのＰ−チャンネルＭＯ
ＳＦＥＴ Ｑ２１，Ｑ２２と、ドレインがそれぞれビッ
トラインＢ，／Ｂに接続され、ソースがそれぞれＶｃｃ
電源ラインに接続されており、ゲートが互いに相対する
ビットライン／Ｂ，Ｂに交差結合されて、データ記録時
に“ロー”状態のビットラインにＤＣ電流を遮断し、
“ハイ”状態のビットラインには電圧補償をそれぞれ成
す二つのＰ−チャンネルＭＯＳＦＥＴ Ｑ２３，Ｑ２４
を含んでいる。
ま遂行しながら、ＭＯＳＦＥＴの素子数を増加させるこ
となくデータ記録時のＤＣ定電流が完全に遮断されうる
ビットライン負荷回路を提供するためのものである。 【構成】 本ライン負荷回路は、ドレインがそれぞれビ
ットラインＢ，／Ｂに接続され、ソースはそれぞれＶｃ
ｃ電源ラインに接続され、ゲートには記録イネイブル信
号ＷＥがそれぞれ印加され、データ読出時にビットライ
ン電圧をクランプするための二つのＰ−チャンネルＭＯ
ＳＦＥＴ Ｑ２１，Ｑ２２と、ドレインがそれぞれビッ
トラインＢ，／Ｂに接続され、ソースがそれぞれＶｃｃ
電源ラインに接続されており、ゲートが互いに相対する
ビットライン／Ｂ，Ｂに交差結合されて、データ記録時
に“ロー”状態のビットラインにＤＣ電流を遮断し、
“ハイ”状態のビットラインには電圧補償をそれぞれ成
す二つのＰ−チャンネルＭＯＳＦＥＴ Ｑ２３，Ｑ２４
を含んでいる。
Description
【０００１】
【産業上の利用分野】本発明は一般的にＳＲＡＭのメモ
リコア（ＣＯＲＥ）回路に関するもので、特に、メモリ
コア回路のビットライン負荷回路（Ｂｉｔ−ｌｉｎｅ
Ｌｏａｄ Ｃｉｒｃｕｉｔ）に関する。
リコア（ＣＯＲＥ）回路に関するもので、特に、メモリ
コア回路のビットライン負荷回路（Ｂｉｔ−ｌｉｎｅ
Ｌｏａｄ Ｃｉｒｃｕｉｔ）に関する。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる韓国特許出願第１９９２−２６８４０号の明
細書の記載に基づくものであって、当該韓国特許出願の
番号を参照することによって当該韓国特許出願の明細書
の記載内容が本明細書の一部分を構成するものとする。
の基礎たる韓国特許出願第１９９２−２６８４０号の明
細書の記載に基づくものであって、当該韓国特許出願の
番号を参照することによって当該韓国特許出願の明細書
の記載内容が本明細書の一部分を構成するものとする。
【０００３】
【従来の技術】図１（Ａ）および図１（Ｂ）はＳＲＡＭ
のメモリコア回路で１つの列（Ｃｏｌｕｍｎ）のみを示
す概略図であって、図に示した符号１１と１２は従来技
術のビットライン負荷回路をそれぞれ示す。
のメモリコア回路で１つの列（Ｃｏｌｕｍｎ）のみを示
す概略図であって、図に示した符号１１と１２は従来技
術のビットライン負荷回路をそれぞれ示す。
【０００４】まず、図１（Ａ）に示すメモリコア回路に
おいてビットライン負荷回路１１のＰ−チャンネルＭＯ
ＳＦＥＴ Ｑ１，Ｑ２はデータ読出（ＲＥＡＤ）時に
おいてビットライン負荷回路１１のＰ−チャンネルＭＯ
ＳＦＥＴ Ｑ１，Ｑ２はデータ読出（ＲＥＡＤ）時に
【０００５】
【外１】
【０００６】間の電圧を一定な差でクランプ（Ｃｌａｍ
ｐ）させる機能を有している。
ｐ）させる機能を有している。
【０００７】しかし、常にオン（ＯＮ）状態にあるた
め、データ記録（Ｗｒｉｔｅ）時にはＤＣ定電流（Ｓｔ
ａｔｉｃ Ｃｕｒｒｅｎｔ）が流れる欠点がある。すな
わち、記録動作時にはデータ入力により伝達された信号
Ｄ，／ＤがトランジスタＱ７，Ｑ８を経てデータバスラ
インＤＢ，／ＤＢに出て、熱選択機能を遂行する（温度
補償を実施した）トランジスタＱ３，Ｑ４，Ｑ５，Ｑ６
で構成されたＹ−通過ゲート（Ｙ−Ｐａｓｓ Ｇａｔ
ｅ）を通じてビットラインＢ，／Ｂに伝達されるが、こ
のとき、いずれか一方は“１”のデータを有するように
なり、他の一方は“０”のデータを有するようになる。
従って、一方は必ず“０”のデータを有することにな
り、この経路（Ｐａｔｈ）に沿ってＤＣ定電流が存在す
るようになる。
め、データ記録（Ｗｒｉｔｅ）時にはＤＣ定電流（Ｓｔ
ａｔｉｃ Ｃｕｒｒｅｎｔ）が流れる欠点がある。すな
わち、記録動作時にはデータ入力により伝達された信号
Ｄ，／ＤがトランジスタＱ７，Ｑ８を経てデータバスラ
インＤＢ，／ＤＢに出て、熱選択機能を遂行する（温度
補償を実施した）トランジスタＱ３，Ｑ４，Ｑ５，Ｑ６
で構成されたＹ−通過ゲート（Ｙ−Ｐａｓｓ Ｇａｔ
ｅ）を通じてビットラインＢ，／Ｂに伝達されるが、こ
のとき、いずれか一方は“１”のデータを有するように
なり、他の一方は“０”のデータを有するようになる。
従って、一方は必ず“０”のデータを有することにな
り、この経路（Ｐａｔｈ）に沿ってＤＣ定電流が存在す
るようになる。
【０００８】例えば、データ“１”を記録する場合、信
号Ｄは“１”になり、信号／Ｄは“０”になって、記録
イネイブル信号ＷＥが“１”になるので、トランジスタ
Ｑ７，Ｑ８はオン状態になり、選択された列のＹ信号は
“１”になって、／Ｙ信号は“０”であるため、トラン
ジスタＱ３，Ｑ４，Ｑ５，Ｑ６がオン状態になって、ト
ランジスタＱ２，Ｑ４およびＱ６，Ｑ８の経路を通じて
ＤＣ定電流が継続して消耗される。逆に、データ“０”
の記録動作時には反対側の経路であるトランジスタＱ
１，Ｑ３およびＱ５，Ｑ７を通じて電流消耗経路が形成
されるので、記録動作時のＤＣ電流が常に存在するよう
になり、多ビット方式の製品である程電流の消耗は増大
する。
号Ｄは“１”になり、信号／Ｄは“０”になって、記録
イネイブル信号ＷＥが“１”になるので、トランジスタ
Ｑ７，Ｑ８はオン状態になり、選択された列のＹ信号は
“１”になって、／Ｙ信号は“０”であるため、トラン
ジスタＱ３，Ｑ４，Ｑ５，Ｑ６がオン状態になって、ト
ランジスタＱ２，Ｑ４およびＱ６，Ｑ８の経路を通じて
ＤＣ定電流が継続して消耗される。逆に、データ“０”
の記録動作時には反対側の経路であるトランジスタＱ
１，Ｑ３およびＱ５，Ｑ７を通じて電流消耗経路が形成
されるので、記録動作時のＤＣ電流が常に存在するよう
になり、多ビット方式の製品である程電流の消耗は増大
する。
【０００９】図１（Ｂ）に示すビットライン負荷回路１
２の場合には、このような欠点を補うために記録動作時
にトランジスタＱ１，Ｑ２がオフされるよう記録イネイ
ブル信号ＷＥがゲート入力に印加されるよう構成した
が、記録動作時の漏れ電流（Ｌｅａｋ Ｃｕｒｒｅｎ
ｔ）を補償するための小さいサイズのトランジスタＱ
３，Ｑ４（常にオンされている）を通じてＤＣ電流が流
れるので、完全には遮断はできない。
２の場合には、このような欠点を補うために記録動作時
にトランジスタＱ１，Ｑ２がオフされるよう記録イネイ
ブル信号ＷＥがゲート入力に印加されるよう構成した
が、記録動作時の漏れ電流（Ｌｅａｋ Ｃｕｒｒｅｎ
ｔ）を補償するための小さいサイズのトランジスタＱ
３，Ｑ４（常にオンされている）を通じてＤＣ電流が流
れるので、完全には遮断はできない。
【００１０】
【発明が解決しようとする課題】本発明の目的は既存の
ビットライン負荷回路の機能をそのまま遂行しながらＭ
ＯＳＦＥＴの素子数をさほど増加させることなくデータ
記録時のＤＣ定電流が完全に遮断できるビットライン負
荷回路を提供することにある。
ビットライン負荷回路の機能をそのまま遂行しながらＭ
ＯＳＦＥＴの素子数をさほど増加させることなくデータ
記録時のＤＣ定電流が完全に遮断できるビットライン負
荷回路を提供することにある。
【００１１】
【課題を解決するための手段】本発明はＳＲＡＭのビッ
トライン負荷回路において、第１および第２のドレイン
が一対のビットラインＢ，／Ｂにそれぞれ接続され、第
１および第２のソースは共にＶｃｃ電源ラインに接続さ
れ、第１および第２のゲートには記録イネーブル信号Ｗ
Ｅが共に印加され、前記ＳＲＡＭからのデータ読出時に
は該ビットラインＢ，／Ｂの電圧をクランプする第１お
よび第２のＰチャンネルＭＯＳＦＥＴＱ２１，Ｑ２２
と、第３および第４のドレインが前記一対のビットライ
ンＢ，／Ｂにそれぞれ接続され、第３および第４のソー
スは共に前記Ｖｃｃ電源ラインに接続され、第３および
第４のゲートは該第４および第３のドレインがそれぞれ
接続されている前記ビットラインＢ，／Ｂの各々に交差
結合され、前記ＳＲＡＭに対するデータの記録時には
“ロー”状態の前記ビットラインＢ，／ＢへのＤＣ電流
を遮断し、“ハイ”状態の前記ビットラインＢ，／Ｂに
対しては電圧補償を行う第３および第４ＰチャンネルＭ
ＯＳＦＥＴ Ｑ２３，Ｑ２４とを具備したことを特徴と
する。
トライン負荷回路において、第１および第２のドレイン
が一対のビットラインＢ，／Ｂにそれぞれ接続され、第
１および第２のソースは共にＶｃｃ電源ラインに接続さ
れ、第１および第２のゲートには記録イネーブル信号Ｗ
Ｅが共に印加され、前記ＳＲＡＭからのデータ読出時に
は該ビットラインＢ，／Ｂの電圧をクランプする第１お
よび第２のＰチャンネルＭＯＳＦＥＴＱ２１，Ｑ２２
と、第３および第４のドレインが前記一対のビットライ
ンＢ，／Ｂにそれぞれ接続され、第３および第４のソー
スは共に前記Ｖｃｃ電源ラインに接続され、第３および
第４のゲートは該第４および第３のドレインがそれぞれ
接続されている前記ビットラインＢ，／Ｂの各々に交差
結合され、前記ＳＲＡＭに対するデータの記録時には
“ロー”状態の前記ビットラインＢ，／ＢへのＤＣ電流
を遮断し、“ハイ”状態の前記ビットラインＢ，／Ｂに
対しては電圧補償を行う第３および第４ＰチャンネルＭ
ＯＳＦＥＴ Ｑ２３，Ｑ２４とを具備したことを特徴と
する。
【００１２】さらに本発明はＳＲＡＭのビットライン負
荷回路において、第１および第２のソースが一対のビッ
トラインＢ，／Ｂにそれぞれ接続され、第１および第２
のドレインは共にＶｃｃ電源ラインに接続され、第１お
よび第２のゲートには記録イネーブル信号ＷＥの反転信
号／ＷＥが共に印加され、前記ＳＲＡＭからのデータ読
出時には該ビットラインＢ，／Ｂの電圧をクランプする
第１および第２のＮチャンネルＭＯＳＦＥＴ Ｑ３１，
Ｑ３２と、第３および第４のドレインが共に前記Ｖｃｃ
電源ラインに接続され、前記第３および第４ソースは前
記一対のビットラインＢ，／Ｂにそれぞれ接続され、第
３および第４のゲートは該第４および第３のソースがそ
れぞれ接続されている前記ビットラインＢ，／Ｂの各々
にインバータＩ１，Ｉ２を介して交差結合され、前記Ｓ
ＲＡＭに対するデータの記録時には“ロー”状態の前記
ビットラインＢ，／ＢへのＤＣ電流を遮断し、“ハイ”
状態の前記ビットラインＢ，／Ｂに対しては電圧補償を
行う第３および第４のＮチャンネルＭＯＳＦＥＴ Ｑ３
３，Ｑ３４とを具備したことを特徴とする。
荷回路において、第１および第２のソースが一対のビッ
トラインＢ，／Ｂにそれぞれ接続され、第１および第２
のドレインは共にＶｃｃ電源ラインに接続され、第１お
よび第２のゲートには記録イネーブル信号ＷＥの反転信
号／ＷＥが共に印加され、前記ＳＲＡＭからのデータ読
出時には該ビットラインＢ，／Ｂの電圧をクランプする
第１および第２のＮチャンネルＭＯＳＦＥＴ Ｑ３１，
Ｑ３２と、第３および第４のドレインが共に前記Ｖｃｃ
電源ラインに接続され、前記第３および第４ソースは前
記一対のビットラインＢ，／Ｂにそれぞれ接続され、第
３および第４のゲートは該第４および第３のソースがそ
れぞれ接続されている前記ビットラインＢ，／Ｂの各々
にインバータＩ１，Ｉ２を介して交差結合され、前記Ｓ
ＲＡＭに対するデータの記録時には“ロー”状態の前記
ビットラインＢ，／ＢへのＤＣ電流を遮断し、“ハイ”
状態の前記ビットラインＢ，／Ｂに対しては電圧補償を
行う第３および第４のＮチャンネルＭＯＳＦＥＴ Ｑ３
３，Ｑ３４とを具備したことを特徴とする。
【００１３】さらに本発明はＳＲＡＭのビットライン負
荷回路において、第１および第２のソースが一対のビッ
トラインＢ，／Ｂにそれぞれ接続され、第１，第２のド
レインは共にＶｃｃ電源ラインに接続され、第１および
第２ゲートには記録イネーブル信号ＷＥの反転信号／Ｗ
Ｅが共に印加され、前記ＳＲＡＭからのデータ読出時に
は該ビットラインＢ，／Ｂの電圧をクランプする第１お
よび第２のＮチャンネルＭＯＳＦＥＴ Ｑ４１，Ｑ４２
と、第３ゲートおよび第３ドレインがそれぞれ前記Ｖｃ
ｃ電源ラインに接続され、第３ソースが第４および第５
ドレインに接続された第３のＮチャンネルＭＯＳＦＥＴ
Ｑ４５と、第４および第５ソースが前記一対のビット
ライン（Ｂ，／Ｂ）にそれぞれ接続され、第４および第
５のゲートは該第５および第４ソースがそれぞれ接続さ
れている前記ビットラインの各々に交差結合され、前記
ＳＲＡＭに対するデータの記録時には“ロー”状態の前
記ビットラインへのＤＣ電流を遮断し、“ハイ”状態の
前記ビットラインに対しては電圧補償を行う第４および
第５ＮチャンネルＭＯＳＦＥＴ Ｑ４３，Ｑ４４とを具
備したことを特徴とする。
荷回路において、第１および第２のソースが一対のビッ
トラインＢ，／Ｂにそれぞれ接続され、第１，第２のド
レインは共にＶｃｃ電源ラインに接続され、第１および
第２ゲートには記録イネーブル信号ＷＥの反転信号／Ｗ
Ｅが共に印加され、前記ＳＲＡＭからのデータ読出時に
は該ビットラインＢ，／Ｂの電圧をクランプする第１お
よび第２のＮチャンネルＭＯＳＦＥＴ Ｑ４１，Ｑ４２
と、第３ゲートおよび第３ドレインがそれぞれ前記Ｖｃ
ｃ電源ラインに接続され、第３ソースが第４および第５
ドレインに接続された第３のＮチャンネルＭＯＳＦＥＴ
Ｑ４５と、第４および第５ソースが前記一対のビット
ライン（Ｂ，／Ｂ）にそれぞれ接続され、第４および第
５のゲートは該第５および第４ソースがそれぞれ接続さ
れている前記ビットラインの各々に交差結合され、前記
ＳＲＡＭに対するデータの記録時には“ロー”状態の前
記ビットラインへのＤＣ電流を遮断し、“ハイ”状態の
前記ビットラインに対しては電圧補償を行う第４および
第５ＮチャンネルＭＯＳＦＥＴ Ｑ４３，Ｑ４４とを具
備したことを特徴とする。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１５】図２は本発明の一実施例によるビットライ
ン負荷回路を示している。
ン負荷回路を示している。
【００１６】図２においてＰ−チャンネルＭＯＳＦＥＴ
（Ｑ２１，Ｑ２２）は図１（Ｂ）のビットライン負荷回
路におけると同様に記録イネイブル信号ＷＥが“０”で
あるとき、すなわち、読出動作時には“オン”状態にな
ってビットラインＢ，／Ｂ電圧がセルのデータにより一
定の電位差でクランプされるようにし、記録動作時には
記録イネイブル信号ＷＥが“１”になるので、これらＰ
−チャンネルＭＯＳＦＥＴ Ｑ２１，Ｑ２２はオフされ
る。Ｐ−チャンネルＭＯＳＦＥＴ Ｑ２３，Ｑ２４はそ
のソースがＶｃｃ電源ラインに接続され、ドレインはそ
れぞれのビットラインＢ，／Ｂに接続され、ゲートは互
いに相対するビットラインＢ，／Ｂに接続された交差結
合（ｃｒｏｓｓ−ｃｏｕｐｌｅｄ）負荷の形態で構成さ
れる。
（Ｑ２１，Ｑ２２）は図１（Ｂ）のビットライン負荷回
路におけると同様に記録イネイブル信号ＷＥが“０”で
あるとき、すなわち、読出動作時には“オン”状態にな
ってビットラインＢ，／Ｂ電圧がセルのデータにより一
定の電位差でクランプされるようにし、記録動作時には
記録イネイブル信号ＷＥが“１”になるので、これらＰ
−チャンネルＭＯＳＦＥＴ Ｑ２１，Ｑ２２はオフされ
る。Ｐ−チャンネルＭＯＳＦＥＴ Ｑ２３，Ｑ２４はそ
のソースがＶｃｃ電源ラインに接続され、ドレインはそ
れぞれのビットラインＢ，／Ｂに接続され、ゲートは互
いに相対するビットラインＢ，／Ｂに接続された交差結
合（ｃｒｏｓｓ−ｃｏｕｐｌｅｄ）負荷の形態で構成さ
れる。
【００１７】データ読出動作時にビットラインＢ，／Ｂ
の電位はセル（ＣＥＬＬ）とビットライン負荷Ｑ２１，
Ｑ２２により決定されるが、“１”の電位はＶｃｃ電圧
になり、“０”の電位はＶｃｃ−ΔＶ（ビットライン間
の電位差）の電位になるが、一般的にΔＶは約３００ｍ
Ｖになるので、Ｐ−チャンネルＭＯＳＦＥＴ Ｑ２３，
Ｑ２４はオフ状態になる。しかし、もし電位差ΔＶがＰ
−チャンネルＭＯＳＦＥＴ Ｑ２３，Ｑ２４の臨界電圧
より大きくなるとしても、Ｐ−チャンネルＭＯＳＦＥＴ
Ｑ２３，Ｑ２４は記録動作時に漏れ電流のみを補償す
るための小さいサイズのトランジスタであるため、読出
動作時には何らの問題にならない（Ｑ２１，Ｑ２２≫Ｑ
２３，Ｑ２４）。記録動作状態を考察してみれば、ビッ
トラインＢに“ハイ”が記録され、ビットライン／Ｂに
“ロー”が記録される場合、Ｐ−チャンネルＭＯＳＦＥ
Ｔ Ｑ２４はゲート入力のビットラインＢ信号が“１”
であるため、オフ状態になる。従ってＰ−チャンネルＭ
ＯＳＦＥＴ Ｑ２４を通じて図１（Ｂ）の回路における
ようにＤＣ電流が発生しないので、ビットライン負荷か
ら出る定電流は完全に遮断される。
の電位はセル（ＣＥＬＬ）とビットライン負荷Ｑ２１，
Ｑ２２により決定されるが、“１”の電位はＶｃｃ電圧
になり、“０”の電位はＶｃｃ−ΔＶ（ビットライン間
の電位差）の電位になるが、一般的にΔＶは約３００ｍ
Ｖになるので、Ｐ−チャンネルＭＯＳＦＥＴ Ｑ２３，
Ｑ２４はオフ状態になる。しかし、もし電位差ΔＶがＰ
−チャンネルＭＯＳＦＥＴ Ｑ２３，Ｑ２４の臨界電圧
より大きくなるとしても、Ｐ−チャンネルＭＯＳＦＥＴ
Ｑ２３，Ｑ２４は記録動作時に漏れ電流のみを補償す
るための小さいサイズのトランジスタであるため、読出
動作時には何らの問題にならない（Ｑ２１，Ｑ２２≫Ｑ
２３，Ｑ２４）。記録動作状態を考察してみれば、ビッ
トラインＢに“ハイ”が記録され、ビットライン／Ｂに
“ロー”が記録される場合、Ｐ−チャンネルＭＯＳＦＥ
Ｔ Ｑ２４はゲート入力のビットラインＢ信号が“１”
であるため、オフ状態になる。従ってＰ−チャンネルＭ
ＯＳＦＥＴ Ｑ２４を通じて図１（Ｂ）の回路における
ようにＤＣ電流が発生しないので、ビットライン負荷か
ら出る定電流は完全に遮断される。
【００１８】さらに、Ｐ−チャンネルＭＯＳＦＥＴ Ｑ
２３はオン状態になっているので、ビットラインＢの
“ハイ”電圧が漏れ（Ｌｅａｋ）電流により下降する場
合、補償してやることができる。データが反対に入力さ
れる場合にも同様で、Ｐ−チャンネルＭＯＳＦＥＴ Ｑ
２３，Ｑ２４の役割のみ変わり、その動作原理は同一で
あるので、具体的な説明は省略する。
２３はオン状態になっているので、ビットラインＢの
“ハイ”電圧が漏れ（Ｌｅａｋ）電流により下降する場
合、補償してやることができる。データが反対に入力さ
れる場合にも同様で、Ｐ−チャンネルＭＯＳＦＥＴ Ｑ
２３，Ｑ２４の役割のみ変わり、その動作原理は同一で
あるので、具体的な説明は省略する。
【００１９】さらに、ビットライン負荷がＮＭＯＳ形態
でなる場合には、図３および図４に示す通り構成するこ
とができるが、図３に示す実施例の場合には、ＮＭＯＳ
トランジスタＱ３３，Ｑ３４のそれぞれのゲートがイン
バータＩ１，Ｉ２を通じてそれぞれビットライン／Ｂ，
Ｂに交差結合された構成であって、ソースがそれぞれビ
ットラインＢ，／Ｂに接続され、ドレインがそれぞれＶ
ｃｃ電源ラインに接続され、ゲートには記録イネイブル
信号ＷＥの反転信号／ＷＥが印加されて、データ読出動
作時にビットライン電圧をクランプするための二つのＮ
−チャンネルＭＯＳＦＥＴ Ｑ３１，Ｑ３２と、ドレイ
ンがそれぞれＶｃｃ電源ラインに接続され、ソースがそ
れぞれビットラインＢ，／Ｂに接続され、ゲートはそれ
ぞれインバータＩ２，Ｉ１を通じて互いに相対するビッ
トライン／Ｂ，Ｂに交差結合されて、データ記録動作時
にＤＣ電流を遮断するための二つのＮ−チャンネルＭＯ
ＳＦＥＴ Ｑ３３，Ｑ３４を含んでおり、その動作原理
は図２の場合と同様である。
でなる場合には、図３および図４に示す通り構成するこ
とができるが、図３に示す実施例の場合には、ＮＭＯＳ
トランジスタＱ３３，Ｑ３４のそれぞれのゲートがイン
バータＩ１，Ｉ２を通じてそれぞれビットライン／Ｂ，
Ｂに交差結合された構成であって、ソースがそれぞれビ
ットラインＢ，／Ｂに接続され、ドレインがそれぞれＶ
ｃｃ電源ラインに接続され、ゲートには記録イネイブル
信号ＷＥの反転信号／ＷＥが印加されて、データ読出動
作時にビットライン電圧をクランプするための二つのＮ
−チャンネルＭＯＳＦＥＴ Ｑ３１，Ｑ３２と、ドレイ
ンがそれぞれＶｃｃ電源ラインに接続され、ソースがそ
れぞれビットラインＢ，／Ｂに接続され、ゲートはそれ
ぞれインバータＩ２，Ｉ１を通じて互いに相対するビッ
トライン／Ｂ，Ｂに交差結合されて、データ記録動作時
にＤＣ電流を遮断するための二つのＮ−チャンネルＭＯ
ＳＦＥＴ Ｑ３３，Ｑ３４を含んでおり、その動作原理
は図２の場合と同様である。
【００２０】さらに、図４に示す実施例によるビットラ
イン負荷回路は、ソースがそれぞれビットラインＢ，／
Ｂに接続され、ドレインがそれぞれＶｃｃ電源ラインに
接続され、ゲートには記録イネイブル信号ＷＥの反転さ
れた信号／ＷＥが印加されて、データ読出動作時にビッ
トライン電圧をクランプするための第１および第２Ｎ−
チャンネルＭＯＳＦＥＴ Ｑ４１，Ｑ４２と、ゲートと
ドレインがそれぞれＶｃｃ電源ラインに接続された第３
Ｎ−チャンネルＭＯＳＦＥＴ Ｑ４５と、ソースが共通
に上記第３Ｎ−チャンネルＭＯＳＦＥＴ Ｑ４５のソー
スに接続され、ドレインがそれぞれビットラインＢ，／
Ｂに接続され、ゲートは互いに相対するビットライン／
Ｂ，Ｂに交差結合されている二つのＰ−チャンネルＭＯ
ＳＦＥＴＱ４３，Ｑ４４を含んでおり、その動作原理は
また図２の場合と同一である。すなわち、ビットライン
Ｂが“ハイ”であり、ビットライン／Ｂが“ロー”であ
ればＰ−チャンネルＭＯＳＦＥＴ Ｑ４３はオン状態に
なって、ビットラインＢの電圧を補償する一方、ビット
ラインＢにゲートが接続されたＰ−チャンネルＭＯＳＦ
ＥＴ Ｑ４４はオフになって、ビットライン／Ｂへの定
電流を遮断する。
イン負荷回路は、ソースがそれぞれビットラインＢ，／
Ｂに接続され、ドレインがそれぞれＶｃｃ電源ラインに
接続され、ゲートには記録イネイブル信号ＷＥの反転さ
れた信号／ＷＥが印加されて、データ読出動作時にビッ
トライン電圧をクランプするための第１および第２Ｎ−
チャンネルＭＯＳＦＥＴ Ｑ４１，Ｑ４２と、ゲートと
ドレインがそれぞれＶｃｃ電源ラインに接続された第３
Ｎ−チャンネルＭＯＳＦＥＴ Ｑ４５と、ソースが共通
に上記第３Ｎ−チャンネルＭＯＳＦＥＴ Ｑ４５のソー
スに接続され、ドレインがそれぞれビットラインＢ，／
Ｂに接続され、ゲートは互いに相対するビットライン／
Ｂ，Ｂに交差結合されている二つのＰ−チャンネルＭＯ
ＳＦＥＴＱ４３，Ｑ４４を含んでおり、その動作原理は
また図２の場合と同一である。すなわち、ビットライン
Ｂが“ハイ”であり、ビットライン／Ｂが“ロー”であ
ればＰ−チャンネルＭＯＳＦＥＴ Ｑ４３はオン状態に
なって、ビットラインＢの電圧を補償する一方、ビット
ラインＢにゲートが接続されたＰ−チャンネルＭＯＳＦ
ＥＴ Ｑ４４はオフになって、ビットライン／Ｂへの定
電流を遮断する。
【００２１】上記実施例の外にも、本発明のビットライ
ン負荷回路はそれぞれのビットラインＢ，／Ｂおよびイ
ネイブル信号ＷＥ，／ＷＥを通じて制御を受けるトラン
ジスタを利用して“ハイ”状態のビットラインＢに電圧
補償をすると同時に、“ロー”のビットライン／Ｂには
定電流を遮断できるよう多様に構成することができる。
ン負荷回路はそれぞれのビットラインＢ，／Ｂおよびイ
ネイブル信号ＷＥ，／ＷＥを通じて制御を受けるトラン
ジスタを利用して“ハイ”状態のビットラインＢに電圧
補償をすると同時に、“ロー”のビットライン／Ｂには
定電流を遮断できるよう多様に構成することができる。
【００２２】前述の通り構成された本発明はＳＲＡＭの
データ記録動作時にＤＣ定電流を完全に遮断させること
ができ、既存のビットライン負荷回路の機能をそのまま
遂行しながら、ＭＯＳＦＥＴ素子の数をさほど増加させ
ない長所がある。
データ記録動作時にＤＣ定電流を完全に遮断させること
ができ、既存のビットライン負荷回路の機能をそのまま
遂行しながら、ＭＯＳＦＥＴ素子の数をさほど増加させ
ない長所がある。
【図１】ＳＲＡＭのメモリコア回路に適用された従来の
技術のビットライン負荷回路を示す図である。
技術のビットライン負荷回路を示す図である。
【図２】本発明の一実施例によるビットライン負荷回路
を示す図である。
を示す図である。
【図３】本発明の別の実施例によるビットライン負荷回
路を示す図である。
路を示す図である。
【図４】本発明のまた別の実施例によるビットライン負
荷回路を示す図である。
荷回路を示す図である。
Ｖｃｃ 電源ライン Ｑ２１〜Ｑ２４ ＭＯＳＦＥＴ Ｂ，／Ｂ ビットライン ＷＥ 記録イネイブル信号
Claims (3)
- 【請求項１】 ＳＲＡＭのビットライン負荷回路におい
て、 第１および第２のドレインが一対のビットラインにそれ
ぞれ接続され、第１および第２のソースは共にＶｃｃ電
源ラインに接続され、第１および第２のゲートには記録
イネーブル信号が共に印加され、前記ＳＲＡＭからのデ
ータ読出時には該ビットラインの電圧をクランプする第
１および第２のＰチャンネルＭＯＳＦＥＴと、 第３および第４のドレインが前記一対のビットラインに
それぞれ接続され、第３および第４のソースは共に前記
Ｖｃｃ電源ラインに接続され、第３および第４のゲート
は該第４および第３のドレインがそれぞれ接続されてい
る前記ビットラインの各々に交差結合され、前記ＳＲＡ
Ｍに対するデータの記録時には“ロー”状態の前記ビッ
トラインへのＤＣ電流を遮断し、“ハイ”状態の前記ビ
ットラインに対しては電圧補償を行う第３および第４Ｐ
チャンネルＭＯＳＦＥＴとを具備したことを特徴とする
ビットライン負荷回路。 - 【請求項２】 ＳＲＡＭのビットライン負荷回路におい
て、 第１および第２のソースが一対のビットラインにそれぞ
れ接続され、第１および第２のドレインは共にＶｃｃ電
源ラインに接続され、第１および第２のゲートには記録
イネーブル信号の反転信号が共に印加され、前記ＳＲＡ
Ｍからのデータ読出時には該ビットラインの電圧をクラ
ンプする第１および第２のＮチャンネルＭＯＳＦＥＴ
と、 第３および第４のドレインが共に前記Ｖｃｃ電源ライン
に接続され、前記第３および第４ソースは前記一対のビ
ットラインにそれぞれ接続され、第３および第４のゲー
トは該第４および第３のソースがそれぞれ接続されてい
る前記ビットラインの各々にインバータを介して交差結
合され、前記ＳＲＡＭに対するデータの記録時には“ロ
ー”状態の前記ビットラインへのＤＣ電流を遮断し、
“ハイ”状態の前記ビットラインに対しては電圧補償を
行う第３および第４のＮチャンネルＭＯＳＦＥＴとを具
備したことを特徴とするビットライン負荷回路。 - 【請求項３】 ＳＲＡＭのビットライン負荷回路におい
て、 第１および第２のソースが一対のビットラインにそれぞ
れ接続され、第１，第２のドレインは共にＶｃｃ電源ラ
インに接続され、第１および第２ゲートには記録イネー
ブル信号の反転信号が共に印加され、前記ＳＲＡＭから
のデータ読出時には該ビットラインの電圧をクランプす
る第１および第２のＮチャンネルＭＯＳＦＥＴと、 第３ゲートおよび第３ドレインがそれぞれ前記Ｖｃｃ電
源ラインに接続され、第３ソースが第４および第５ドレ
インに接続された第３のＮチャンネルＭＯＳＦＥＴと、 第４および第５ソースが前記一対のビットラインにそれ
ぞれ接続され、第４および第５のゲートは該第５および
第４ソースがそれぞれ接続されている前記ビットライン
の各々に交差結合され、前記ＳＲＡＭに対するデータの
記録時には“ロー”状態の前記ビットラインへのＤＣ電
流を遮断し、“ハイ”状態の前記ビットラインに対して
は電圧補償を行う第４および第５ＮチャンネルＭＯＳＦ
ＥＴとを具備したことを特徴とするビットライン負荷回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1992-26840 | 1992-12-30 | ||
| KR1019920026840A KR950005577B1 (ko) | 1992-12-30 | 1992-12-30 | 비트 라인 부하 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06302191A true JPH06302191A (ja) | 1994-10-28 |
Family
ID=19347971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35023093A Pending JPH06302191A (ja) | 1992-12-30 | 1993-12-29 | ビットライン負荷回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5508961A (ja) |
| JP (1) | JPH06302191A (ja) |
| KR (1) | KR950005577B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5966319A (en) * | 1997-07-15 | 1999-10-12 | Mitsubishi Denki Kabushiki Kaisha | Static memory device allowing correct data reading |
| KR100498589B1 (ko) * | 1997-12-30 | 2005-09-12 | 주식회사 하이닉스반도체 | 클램프 회로 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2658932B2 (ja) * | 1994-12-28 | 1997-09-30 | 日本電気株式会社 | 半導体記憶装置 |
| JP3169788B2 (ja) * | 1995-02-17 | 2001-05-28 | 日本電気株式会社 | 半導体記憶装置 |
| US5675542A (en) * | 1996-06-28 | 1997-10-07 | Cypress Semiconductor Corp. | Memory bit-line pull-up scheme |
| DE19821906C1 (de) * | 1998-05-15 | 2000-03-02 | Siemens Ag | Klemmschaltung |
| US7471588B2 (en) | 2006-05-05 | 2008-12-30 | Altera Corporation | Dual port random-access-memory circuitry |
Citations (4)
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| JPS58118135A (ja) * | 1982-01-06 | 1983-07-14 | Hitachi Ltd | ダイナミック型ｒａｍ |
| JPS60136991A (ja) * | 1983-12-26 | 1985-07-20 | Matsushita Electric Ind Co Ltd | 半導体メモリ |
| JPH02148497A (ja) * | 1988-11-29 | 1990-06-07 | Matsushita Electron Corp | メモリー装置 |
| JPH02183492A (ja) * | 1989-01-09 | 1990-07-18 | Matsushita Electric Ind Co Ltd | メモリ回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5951072B2 (ja) * | 1979-02-26 | 1984-12-12 | 日本電気株式会社 | 半導体メモリ装置 |
| JPS61237290A (ja) * | 1985-04-12 | 1986-10-22 | Sony Corp | ビツト線駆動回路 |
| US5126974A (en) * | 1989-01-20 | 1992-06-30 | Hitachi, Ltd. | Sense amplifier for a memory device |
| US4985864A (en) * | 1989-06-23 | 1991-01-15 | Vlsi Technology, Inc. | Static random access memory having column decoded bit line bias |
| JP3057836B2 (ja) * | 1991-08-19 | 2000-07-04 | 日本電気株式会社 | 半導体記憶装置 |
-
1992
- 1992-12-30 KR KR1019920026840A patent/KR950005577B1/ko not_active Expired - Fee Related
-
1993
- 1993-12-27 US US08/174,201 patent/US5508961A/en not_active Expired - Lifetime
- 1993-12-29 JP JP35023093A patent/JPH06302191A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR940016270A (ko) | 1994-07-22 |
| KR950005577B1 (ko) | 1995-05-25 |
| US5508961A (en) | 1996-04-16 |
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