[go: up one dir, main page]

KR960018901A - 피이드백 래치 및 피이드백 래치의 피이드백 동작 형성 방법 - Google Patents

피이드백 래치 및 피이드백 래치의 피이드백 동작 형성 방법 Download PDF

Info

Publication number
KR960018901A
KR960018901A KR1019950041791A KR19950041791A KR960018901A KR 960018901 A KR960018901 A KR 960018901A KR 1019950041791 A KR1019950041791 A KR 1019950041791A KR 19950041791 A KR19950041791 A KR 19950041791A KR 960018901 A KR960018901 A KR 960018901A
Authority
KR
South Korea
Prior art keywords
input
transfer terminal
signal
clock signal
transistor
Prior art date
Application number
KR1019950041791A
Other languages
English (en)
Inventor
모가니 클라우드
이. 마구어 제프리
Original Assignee
빈센트 비. 인그라시아
모토로라 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 빈센트 비. 인그라시아, 모토로라 인코포레이티드 filed Critical 빈센트 비. 인그라시아
Publication of KR960018901A publication Critical patent/KR960018901A/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356121—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit with synchronous operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Logic Circuits (AREA)

Abstract

래치(40)는 보다 적은 전력을 사용하면서도 정적 래칭 기능을 수행하는 클럭화된 피이드백 경로(46)를 구비한다.
래치는 래치의 피이드-포워드부(42,44)로부터 선택적으로 분리된 피이드백 디바이스(46)를 포함한다. 래치가 종종 클럭화될시에 정상 동작 모드에선, 래치의 피이드백 디바이스는 인에이블되지 않고 래치는 동적 래치로서 유효하게 기능을 한다. 래치가 장기간도안 비활성되면, 피이드백 디바이스는 재차 인에이블되고 래치는 데이타 값을 불명확하게 기억할 수 있다.

Description

피이드백 래치 및 피이드백 래치의 피이드백 동작 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 따른 저 전력 래치의 블럭도.
제5도는 제4도의 저 전력 래치에 다수의 입력 신호를 발생시키는 회로의 블럭도.

Claims (4)

  1. 제1의 클럭 신호를 수신자는 제1의 입력과, 제2의 클럭 신호를 수신하는 제2의 입력 및, 입력 신호를 수신하는 제3의 입력을 구비하며, 제1의 클럭 신호가 제1의 논리 상태에 있고 제2의 클럭 신호가 제2의 논리상태에 있을시에 반전된 입력 신호를 선택적으로 제공하는 출력을 구비하는 제1의 인버터(42)와; 반전된 입력신호를 수신하는 제1의 인버터의 출력에 결합된 입력을 구비하며, 출력 신호를 제공하는 출력은 구비한 제2의 인버터(44) 및; 제3의 클럭 신호를 수신하는 제1의 입력과, 제4의 클럭 신호를 수신하는 제2의 입력 및, 출력신호를 수신하는 제2의 인버터의 출력에 결합된 제3의 입력을 구비하며, 제3의 클럭 신호가 제3와 논리 상태에 있고 제4의 클럭 신호가 제4의 논리 상태에 있을시에, 반전된 출력 신호를 제2의 인버터의 입력에 선택적으로 제공하는 제3의 인버터(46)를 포함하는 것을 특징으로 하는 래치(44).
  2. 제1의 클럭 신호를 가정하는 단계와 제2의 클럭 신호를 가정하는 단계와; 입력 신호를 가정하는 단계와; 제1의 클럭 신호가 제1의 논리 상태에 있고 제2의 클럭 신호가 제2의 논리 상태에 있을시에, 제1의 인버터(42)를 사용하여 반전된 입력 신호를 제공하도록 입력 신호를 선택적으로 반전시키는 단계와; 제2의 인버터(44)를 사용하여 출력 신호를 제공하도록 반전된 입력 신호를 반전시키는 단계와; 제3의 클럭 신호를 가정하는 단계와; 제4의 클럭 신호를 가정하는 단계와; 제3의 클럭 신호가 제3의 논리 상태에 있고 제4의 클럭 신호가 제4의 논리 상태에 있을시에, 제3의 인버터(46)를 사용하여 반전된 출력 신호를 제공하도록 출력 신호를 선택적으로 반전시키는 단계 및; 제2의 인버터의 입력에 반전된 출력 신호를 제공하는 단계를 포함하는 것은 특징으로 하는 피이드백 동작 형성 방법.
  3. 제1의 클럭 신호를 수신하는 제1의 입력과, 제2의 클럭 신호를 수신하는 제2의 입력 및, 입력 신호를 수신하는 제3의 입력을 구비한 제1의 인버터(42)를 제공하는 단계와; 제1의 클럭 신호가 제1의 논리 상태에 있고 제2의 클럭 신호가 제2의 논리 상태에 있을시에 제1의 인버터가 출력에 반전된 입력 신호를 선택적으로 제공하게 하는 단계와; 반전된 입력 신호를 선택적으로 제공하게 하는 단계와; 반전된 입력 신호를 수신하는 제1의 인버터의 출력에 결합된 입력을 구비한 제2의 인버터(44)를 제공하는 단계와; 제2의 인버터가 출력에 출력 신호를 제공하게 하는 단계와; 제3의 클럭 신호를 수신하는 제1의 입력과, 제4의 클럭 신호를 수신하는 제2의 입력 및, 출력 신호를 수신하는 제2의 인버터의 출력에 결합된 제3의 입력을 구비한 제3의 인버터(46)를 제공하는 단계 및, 제3의 클럭 신호가 제3의 논리 상태에 있고 제4의 클럭 신호가 논리 상태에 있을시에, 제3의 인버터가 반전된 출력 신호를 제2의 인버터의 입력에 선택적으로 제공하게 하는 단계를 포함하는 것을 특징으로 하는 피이드백 래치 동작 형성방법.
  4. 제1의 전압에 결합된 제1의 전송 단자와, 제1의 클럭 신호를 수신하도록 결합된 제어 단자 및, 제2의 전송 단자를 구비한 제1의 트랜지스터(62)와; 제1의 트랜지스터의 제2의 전송 단자에 결합된 제1의 전송 단자와, 제1의 입력 신호를 수신하도록 결합된 제어 단자 및, 제2의 전송 단자를 구비한 제2의 트랜지스터(64)와; 제2의 트랜지스터의 제2의 전송 단자에 결합된 제1의 전송 단자와, 제1의 입력 신호를 수신하도록 결합된 제어단자 및, 제2의 전송 단자를 구비한 제3의 트랜지스터(66)와; 제3의 트랜지스터의 제2의 전송 단자에 결합된 제1의 전송 단자와, 제2의 클럭 신호에 결합된 제어 단자 및, 제2의 전압에 결합된 제2의 전송 단자를 구비한 제4의 트랜지스터(68)와; 제3의 전압에 결합된 제1의 전송 단자와, 제2의 트랜지스터의 제2의 전송 단자에 결합된 제어 단자 및, 제2의 전송 단자를 구비한 제5의 트랜지스터(70)와; 제5의 트랜지스터의 제2의 전송단자에 결합된 제1의 전송 단자와, 제2의 트랜지스터의 제2의 전송 단자에 결합된 제어 단자 및, 제4의 전압에 결합된 제2의 전송 단자를 구비한 제6의 트랜지스터(72)와; 제5의 전압에 결합된 제1의 전송 단자와, 제1의 동작 상태 신호에 결합된 제어 단자 및, 제2의 전송 단자를 구비한 제7의 트랜지스터(74)와; 제7의 트랜지스터의 제2의 전송 단자에 결합된 제1의 전송 단자와, 제5의 트랜지스터의 제2의 전송 단자에 결합된 제어 단자 및, 제2의 트랜지스터의 제2의 전송 단자에 결합된 제2의 전송 단자를 구비한 제8의 트랜지스터(76)와; 제8의 트랜지스터의 제2의 전송 단자에 결합된 제1의 전송 단자와, 제5의 트랜지스터의 제2의 전송 단자에 결합된 제어 단자 및, 제2의 전송 단자를 구비한 제9의 트랜지스터(78) 및; 제9의 트랜지스터의 제2의 전송 단자에 결합된 제1의 전송 단자와, 제2의 동작 상태 신호에 결합된 제어 단자 및, 제6의 전압에 결합된 제2의 전송단자를 구비한 제10의 트랜지스터(80)를 포함하는 것을 특징으로 하는 래치 회로(60).
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950041791A 1994-11-21 1995-11-17 피이드백 래치 및 피이드백 래치의 피이드백 동작 형성 방법 KR960018901A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US34300394A 1994-11-21 1994-11-21
US343,003 1994-11-21

Publications (1)

Publication Number Publication Date
KR960018901A true KR960018901A (ko) 1996-06-17

Family

ID=23344268

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950041791A KR960018901A (ko) 1994-11-21 1995-11-17 피이드백 래치 및 피이드백 래치의 피이드백 동작 형성 방법

Country Status (4)

Country Link
US (1) US5629643A (ko)
EP (1) EP0713292A3 (ko)
JP (1) JP3670738B2 (ko)
KR (1) KR960018901A (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5774005A (en) * 1995-09-11 1998-06-30 Advanced Micro Devices, Inc. Latching methodology
US5999029A (en) * 1996-06-28 1999-12-07 Lsi Logic Corporation Meta-hardened flip-flop
US6081915A (en) * 1998-03-30 2000-06-27 Motorola, Inc. Method and apparatus for reducing the time required to test an integrated circuit using slew rate control
US5986962A (en) * 1998-07-23 1999-11-16 International Business Machines Corporation Internal shadow latch
WO2000028341A2 (en) 1998-11-09 2000-05-18 Broadcom Corporation Dynamic register with low clock rate testing capability
JP2000332598A (ja) * 1999-05-17 2000-11-30 Mitsubishi Electric Corp ランダムロジック回路
JP3530422B2 (ja) 1999-06-16 2004-05-24 Ｎｅｃエレクトロニクス株式会社 ラッチ回路とレジスタ回路
US20030188241A1 (en) * 2002-03-29 2003-10-02 International Business Machines Corporation CMOS low leakage power-down data retention mechanism
US8421502B2 (en) 2005-11-10 2013-04-16 Intel Corporation Power reducing logic and non-destructive latch circuits and applications
US7484187B2 (en) * 2005-12-07 2009-01-27 International Business Machines Corporation Clock-gating through data independent logic
US20080054973A1 (en) * 2006-09-06 2008-03-06 Atmel Corporation Leakage improvement for a high-voltage latch
US7650550B2 (en) * 2007-02-27 2010-01-19 Globalfoundries Inc. Over temperature detection apparatus and method thereof
US8525561B2 (en) 2011-10-18 2013-09-03 International Business Machines Corporation Phase lock loop having high frequency CMOS programmable divider with large divide ratio
US8791728B2 (en) 2011-10-18 2014-07-29 International Business Machines Corporation High frequency CMOS programmable divider with large divide ratio
US8471595B1 (en) 2012-01-19 2013-06-25 International Business Machines Corporation Selectable dynamic/static latch with embedded logic
KR102163893B1 (ko) * 2013-10-02 2020-10-12 엘지전자 주식회사 영상 표시 장치 및 그것의 제어 방법
US9941867B1 (en) * 2016-09-20 2018-04-10 Altera Corporation Circuit and method for universal pulse latch
US11606093B2 (en) * 2020-09-29 2023-03-14 Mediatek Inc. Level converting enable latch
CA3200574A1 (en) * 2022-04-28 2023-10-28 Chuan GONG Latch, processor including latch, and computing apparatus

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4182961A (en) * 1976-09-27 1980-01-08 Rca Corporation Inhibitable counter stage and counter
US4495628A (en) * 1982-06-17 1985-01-22 Storage Technology Partners CMOS LSI and VLSI chips having internal delay testing capability
US4495629A (en) * 1983-01-25 1985-01-22 Storage Technology Partners CMOS scannable latch
US4569067A (en) * 1983-08-04 1986-02-04 Motorola, Inc. Dual master shift register bit
JPS6295016A (ja) * 1985-10-21 1987-05-01 Mitsubishi Electric Corp ラツチ回路
US4970407A (en) * 1988-06-09 1990-11-13 National Semiconductor Corporation Asynchronously loadable D-type flip-flop
US5170074A (en) * 1990-03-13 1992-12-08 Nec Corporation Master-slave clocked flip-flop circuit
TW198159B (ko) * 1991-05-31 1993-01-11 Philips Gloeicampenfabrieken Nv
JPH0528789A (ja) * 1991-07-25 1993-02-05 Sharp Corp 論理回路
JPH05110391A (ja) * 1991-10-18 1993-04-30 Sharp Corp Ｄフリツプフロツプ回路
EP0567716A1 (en) * 1992-04-30 1993-11-03 STMicroelectronics S.r.l. Static edgetriggered D flip-flop with a low power consumption
JP2764360B2 (ja) * 1992-05-18 1998-06-11 三菱電機株式会社 並／直列変換回路、直／並列変換回路およびそれらを含むシステム
JPH065091A (ja) * 1992-06-23 1994-01-14 Mitsubishi Electric Corp 半導体装置
JPH06188695A (ja) * 1992-12-22 1994-07-08 Kawasaki Steel Corp 情報保持回路

Also Published As

Publication number Publication date
JPH08250983A (ja) 1996-09-27
JP3670738B2 (ja) 2005-07-13
EP0713292A2 (en) 1996-05-22
US5629643A (en) 1997-05-13
EP0713292A3 (en) 1997-10-01

Similar Documents

Publication Publication Date Title
KR960018901A (ko) 피이드백 래치 및 피이드백 래치의 피이드백 동작 형성 방법
KR920001518A (ko) 반도체 집적회로
KR970031341A (ko) 클록신호에 의하여 제어되는 레벨변환회로(level conversion circuit controlled by colck signal)
KR930014593A (ko) 복수개의 동작전압에 대응하는 리프레쉬 타이머
KR100394841B1 (ko) 데이터 래치 회로와 그 구동 방법
KR970031344A (ko) 반도체 회로 및 래치 회로(Latch circuit for receiving small amplitude signals)
KR850005038A (ko) 고전압 회로
KR840002176A (ko) 반도체 집적회로 장치
KR960036332A (ko) 논리회로
KR940027316A (ko) 저전력 모드 및 클럭 증폭기 회로를 가진 집적 회로
KR950022038A (ko) 공진 소자와 외부 클락 신호에 대한 응답으로 발진 신호를 생성하는 발진기 회로
KR940010532A (ko) 인터페이스회로
KR970076845A (ko) 반도체 기억 장치의 입력 회로
KR960027331A (ko) 버퍼회로 및 바이어스회로
KR940012823A (ko) 클록신호 생성회로
KR970076821A (ko) 래치회로
KR890004495A (ko) 리셋트신호 발생회로
KR920001844A (ko) 플립플롭 회로 및 그 로직 상태 제공 방법
KR920008758A (ko) 파워-온 리세트회로
KR910008959A (ko) 출력회로
KR940006974Y1 (ko) 오실레이터 임의 선택회로
KR100244464B1 (ko) 클럭 발생회로
KR980006851A (ko) 클럭 에지 제어 레지스터
KR910013276A (ko) 반도체 집적 회로 장치
KR970022730A (ko) 고속 가산 회로

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19951117

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid