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KR950000305Y1 - 메모리 장치의 테스트 모드회로 - Google Patents

메모리 장치의 테스트 모드회로 Download PDF

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KR950000305Y1
KR950000305Y1 KR2019910023411U KR910023411U KR950000305Y1 KR 950000305 Y1 KR950000305 Y1 KR 950000305Y1 KR 2019910023411 U KR2019910023411 U KR 2019910023411U KR 910023411 U KR910023411 U KR 910023411U KR 950000305 Y1 KR950000305 Y1 KR 950000305Y1
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KR
South Korea
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cell array
logic
output
signal
unit
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KR2019910023411U
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김종호
Original Assignee
금성일렉트론 주식회사
문정환
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Publication date
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

내용 없음.

Description

메모리 장치의 테스트 모드회로
제1도는 종래의 메모리 장치의 테스트 모드 회로도.
제2도는 본 고안의 실시예에 따른 메모리 장치의 테스트 모드 회로도.
제3도는 제2도의 제1논리부의 상세회로도.
제4도는 제2도의 제2논리부의 상세회로도.
* 도면의 주요부분에 대한 부호의 설명
100 : 제2스위칭부 200 : 제1논리부
300 : 셀어레이부 400 : 제2논리부
500 : 제3논리부 600 : 제2스위칭부
SW22,SW23,SW24: 셀 어레이 선택용 스위치
SW21,SW25,SW26: 정상 또는 테스트 모드 선택용 스위치
본 고안은 메모리 장치의 테스트 모드회로에 관한 것으로서, 특히 테스트 모드시 메모리 장치내에 기억시킬 정보와 메모리 장치로부터 독출되는 정보를 변화시켜 줌으로써 메모리 장치의 셀 어레이에 동시에 저장된 정보를 선택하여 셀들간 및 데이타 버스간의 간섭현상을 파악할 수 있는 테스트 모드회로에 관한 것이다.
제1도는 종래의 메모리 장치의 테스트 모드회로를 도시한 것이다.
본 고안의 메모리 장치의 테스트 모드 회로는 테스트 모드와 정상모드를 선택하고 정상모드시 셀 어레이부(20)의 복수개의 셀 어레이중 하나를 선택하여 주기위한 제1스위칭부(10)와, 정상모드시에는 상기 제1스위칭부(10)에 의해 선택된 하나의 셀 어레이에만 입력단을 통해 인가되는 입력데이타(Din)를 저장하고 테스트 모드시는 복수개의 셀 어레이(CA1~CAn)에 동시에 입력데이타(Din)를 입력하여 복수개의 셀 어레이(CA1~CAn)로부터 동일한 데이타가 입력되었는가를 판별하기 위한 논리부(30)와, 테스트모드와 정상모드를 선택하고 테스트 모드시에는 상기 논리부 (30)에서 출력되는 신호를 출력신호(Dout)로서 출력하며 정상모드시에는 상기 셀 어레이부(20)의 복수개의 셀 어레이(CA1~CAn)중 선택된 셀 어레이에 저장된 데이타를 출력신호(Dout)로서 출력시켜 주기위한 제2스위칭부(40)로 이루어졌다.
상기 제1스위칭부(10)는 정상 모드시 공통접점(c)이 그의 일접점(a)에 접속되고 테스트 모드시 그의 타접점(b)에 접속되는 모드선택용 스위치(SW11)와 정상 모드 동작시 스위치(SW11)의 접점(c~a)을 통해 인가되는 입력데이타(Din)가 복수개의 셀 어레이(CA1~CAn)중 원하는 셀 어레이에만 저장되도록 셀 어레이부(20)의 복수개의 셀 어레이(CA1~CAn)중 하나의 셀 어레이를 선택하기 위한 복수개의 셀 어레이 선택용 스위치(SW12)로 구성되었다.
셀 어레이부(20)는 복수개의 셀 어레이(CA1~CAn)로 구성되어 있으며, 각 셀 어레이는 메모리 셀들이 매트릭스 형상으로 배열되어 입력데이타를 저장한다.
정상 모드시에는 제1스위칭부(10)의 셀 어레이 선택용 스위치(SW12)의 선택에 따라 셀 어레이부(20)의 복수개의 셀 어레이(CA1~CAn)중 하나만이 선택되어 입력데이타가 저장된다.
한편, 테스트 모드시에는 입력데이타가 스위치(SW1)를 통해 복수개의 셀 어레이(CA1~CAn)에 동시에 인가되어 저장된다.
논리부(30)는 셀 어레이부(20)의 복수개의 셀 어레이(CA1~CAn)의 출력신호 (CAout)를 입력하여 복수개의 셀 어레이로부터 동일 데이타가 출력되었는가를 판별하기 위한 제1판별수단(31)과 셀 어레이부(20)의 복수개의 셀 어레이(CA1~CAn)의 반전출력신호(CAout)를 입력하여 복수개의 셀 어레이중 그 어느 하나로부터 다른 데이타가 출력되었는가를 판별하기 위한 제2판별수단(32)으로 이루어졌다.
상기 제1판별수단(31)은 복수개의 셀 어레이(CA1-CAn)의 출력신호(CAout)를 입력하는 낸드게이트(NA11) 및 오아게이트(OR11)와, 상기 낸드게이트(NA11)와 오아게이트(OR11)의 출력신호를 입력하는 낸드게이트(NA12)로 구성되고, 상기 제2판별수단 (32)은 복수개의 셀 어레이(CA1~CAn)의 반전출력신호(CAout)를 입력하는 낸드게이트 (NA13) 및 오아게이트(OR12)와, 상기 낸드게이트(NA13)와 오아게이트(OR12)의 출력신호를 입력하는 앤드게이트(AN11)로 구성되었다.
제2스위칭부(40)는 정상 모드시 복수개의 접점(a, b, c, n)에 인가되는 상기 복수개의 셀 어레이(CA1~CAn)의 출력신호(CAout) 및 반전출력신호(CAout)중 각각 하나만을 선택하기 위한 1쌍의 셀 어레이 선택용 스위치(SW13)(SW14)와, 정상모드시에는 공통접점(c)이 일접점(a)에 접속되어 선택된 셀 어레이의 출력신호 및 반전출력신호를 각각 출력하고 테스트 모드시에는 타접점(b)에 접속되어 논리부(30)의 제1 및 제2판별수단(31)(32)의 출력신호를 각각 출력하기 위한 1쌍의 모드 선택용 스위치(SW15)(SW16)와, 상기 스위치(SW15,SW16)의 동작에 따라 셀 어레이부(20) 또는 논리부(30)의 출력신호를 출력하기 위한 N형 모스트랜지스터(MN11)(MN12)로 구성되었다.
상기한 바와 같은 구조를 갖는 종래의 메모리 장치의 테스트 모드회로의 동작을 설명한다.
정상모드시에는 외부로부터 신호가 공급되어 제1스위칭부(10)의 모드선택용 스위치(SW11)의 공통접점(c)이 그의 접점(a)에 접속되고, 셀 어레이 선택용 복수개의 스위치(SW12)중 하나만이 온되어 복수개의 셀 어레이(CA1~CAn)중 하나만이 선택된다.
그러므로 선택된 셀 어레이의 메모리 셀에는 입력데이타(Din)가 저장된다.
이와 같이 셀 어레이(CA)에 저장된 데이타는 센싱되어 출력되는데, 이때 셀 어레이 선택용 스위치(SW13,SW14)의 공통접점(c)은 그의 접점(a, b, c, n)중 데이타 출력용 셀 어레이에 해당하는 일접점에 접속되고, 모드선택용 스위치(SW15,SW16)는 정상모드이므로 접점(c~a)이 접속된다.
따라서, 셀 어레이(CA)의 출력신호(CAout)는 스위치(SW14,SW16)를 통해 N형 모스트랜지스터(MN11)의 게이트 단자에 인가되고, 이에 따라 모스트랜지스터(MN11)를 통해 데이타(Dout)가 출력된다.
한편 셀 어레이(CA)의 반전출력신호(CAout)는 스위치(SW14,SW16)를 통해 N형 모스트랜지스터(MN12)의 게이트 단자에 인가되고, 이에 따라 모스트랜지스터(MN12)를 통해 데이타(Dout)가 출력된다.
테스트 모드 동작시에는 외부로부터 신호가 공급되어 제1스위칭부(10)의 모스선택용 스위치(SW11)의 공통접점(c)이 그의 접점(b)에 접속되고, 입력데이타(Din)가 셀 어레이부(20)의 복수개의 셀 어레이(CA1~CAn)에 동시에 공급되어 테스트 모드시 축소되어진 어드레스에 동시 저장된다.
복수개의 셀 어레이(CA1~CAn)에 동시에 저장된 데이타는 논리부(30)를 통해 동시에 센싱되어 출력하게 된다.
복수개의 셀 어레이(CA1~CAn)로부터 모두 논리 "1" 또는 "0"상태의 동일 데이타 출력되는 경우에는 논리부(30)의 제1판별수단(31)의 낸드게이트(NA12)의 출력이 논리 "1"상태로 된다.
테스트 모드시 모드선택용 스위치(SW15)의 공통접점(c)이 그의 접점(b)에 접속되므로 제1판별수단(31)의 출력은 스위치(SW15)를 통해 모스 트랜지스터(MN11)의 게이트 단자에 인가되고, 이에 따라 모스트랜지스터(MN11)가 온되어 출력데이타 (Dout)는 논리 "1" 상태로 된다.
그러나, 메모리장치에 불량이 있어서, 복수개의 셀 어레이(CA1~CAn)로부터 하나라도 다른 데이타가 출력되는 경우에는 논리부(30)의 제2판별수단(32)의 앤드게이트(AN11)의 출력이 논리 "1"상태로 되고, 이 신호가 스위치(SW16)를 통해 모스트랜지스터(MN12)의 게이트 단자에 인가되고, 이에 따라 모스트랜지스터(MN12)가 온되어 출력데이타(Dout)는 논리 "0"상태로 된다.
그러므로 출력데이타(Dout)의 논리상태에 따라 메모리 장치의 이상 유무를 테스트하게 된다.
이와 같이 메모리 장치를 테스트하는 방법에는 상기와 같이 복수개의 셀 어레이에서 각각 메모리 셀을 선택하고 동시에 데이타를 저장한 다음 독출하는 동작을 반복 수행하여 테스트하는 방법과 하나의 셀 어레이에서 인접하는 다수의 메모리 셀을 선택하여 데이타를 동시에 저장하고 독출하는 동작을 반복 수행하여 테스트하는 방법이 있다.
상기한 종래의 테스트 모드 회로는 테스트 모드시 메모리 장치에 기억될 정보가 하나의 단자를 통하여 동시에 입력되므로 하나의 셀 어레이에서 인접하는 다수의 셀을 선택하여 테스트할때 각각의 셀에 대한 이웃하는 셀과의 영향 및 데이타 버스상의 간섭 현상을 알 수 없는 문제점이 있었다.
이하 첨부도면에 의거하여 본 고안의 실시예를 상세히 설명한다.
본 고안은 테스트 모드시 메모리 셀 어레이에 원하는 정보를 입력하여 기억시키고 테스트 모드에 맞게 정보를 읽어내어 출력시켜 줌으로써 셀간의 간섭현상 및 데이타 버스간의 간섭현상을 용이하게 파악할 수 있는 테스트 모드 회로도이다.
제2도는 본 고안의 메모리 장치의 테스트 모드 회로도를 도시한 것이다.
본 고안의 메모리 장치의 테스트 모드 회로는 정상모드 또는 테스트 모드를 선택하고 복수개의 셀 어레이중 하나의 셀 어레이를 선택하기 위한 제1스위칭부 (100)와, 테스트 모드 선택시 클럭신호(CLK)에 따라 셀 어레이부에 원하는 정보를 전송하기 위한 제1논리부(200)와, 상기 제1스위칭부(100)의 스위칭 동작에 따라 테스트 모드시 또는 정상모드시의 입력데이타(Din)를 저장하기 위한 복수개의 셀 어레이로 구성된 셀 어레이부(300)와, 클럭신호(CLK)에 따라 셀 어레이부(300)의 복수개의 셀 어레이(CA1~CAn)로부터 출력되는 신호를 그대로 출력하거나 반전시켜 출력하기 위한 제2논리부(400)와, 테스트 모드시 상기 제2논리부(400)를 통해서 출력되는 신호를 입력하여 복수개의 셀 어레이(CA1~CAn)로부터 모두 동일한 데이타가 출력되었는가를 판별하기 위한 제3논리부(500)와, 테스트 모드시에는 제3논리부(500)의 출력신호를 출력하고 정상 모드시에는 상기 복수개의 셀 어레이(CA1~CAn)중 해당 셀 어레이의 출력신호를 출력하기 제2스위칭부(600)로 이루어졌다.
상기 제1스위칭부(100) 및 제2스위칭부(600)와 제3논리부(500)의 구성 및 동작은 제1도에서와 같다.
제1논리부(200)는 제1스위칭부(100)의 모스 선택용 스위치(SW21)를 통해 인가되는 입력데이타(Din)를 동시에 셀 어레이부(300)의 복수개의 셀 어레이(CA1~CAn)에 각각 인가하기 위하여 복수개의 논리수단(2LM1-2MLn)으로 구성되었다.
제3도는 제1논리부(200)의 각 논리수단의 상세회로도를 도시한 것으로서, 각 논리수단은 클럭신호(CLK), 기입인에이블신호(WT) 및 테스트 모드 선택신호(TE)를 입력하여 트랜스퍼게이트의 콘트롤 신호(c)를 출력하기 위한 낸드게이트(NA24)와, 상기 낸드게이트(NA24)의 출력신호를 반저시켜 트랜스퍼 게이트의 콘트롤 신호(c)를 출력하기 위한 반전게이트(IN21)와, 상기 낸드게이트(NA24) 및 반전게이트(IN21)의 출력신호를 콘트롤 신호(c,c)로하여 제1스위칭부(100)의 스위치(SW21)의 접점(c-b)을 통해 인가되는 입력데이타(Din)를 그대로 셀 어레이에 전송하기 위한 테렌스퍼 게이트(TG21)와, 제1스위칭부(100)를 통과한 입력데이타(Din)를 반전시켜 전송하기 위한 상기 반전게이트 및 낸드게이트의 출력 신호를 콘트롤 신호로 하는 제2트랜스퍼 게이트(TG22)및 제2트랜스퍼 게이트(TG22)의 출력신호 반전용 반전게이트(IN22)로 구성되었다.
제2논리부(400)는 셀 어레이부(300)의 복수개의 셀 어레이(CA1~CAn)의 출력신호(Dout) 및 반전출력신호(CAout)를 제2스위칭부(600)의 셀 어레이 선택용 스위치 (SW23,SW24)에 각각 인가하거나 또는 제3논리부(500)의 제1 및 제2판별수단 (510) (520)에 각각 인가하기 위하여 복수개의 한쌍의 논리수단(4LM1,4LM1'~4LMn,4LMn')으로 이루어졌다.
각 쌍의 논리수단은 정상 모드시에는 각 셀 어레이로부터 출력되는 출력신호 (CAout)를 제2스위칭부(600)의 셀 어레이 선택용 스위치(SW23)에 인가하고 테스트 모드시에는 제3논리부(500)의 제1판별수단(510)에 인가하기 위한 논리수단(4LM)과 정사모드시에는 각 셀 어레이로부터 출력되는 반전출력신호(CAout)를 제2스위칭부 (600)의 셀 어레이 선택용 스위치(SW24)에 인가하고 테스트 모드시에는 제3논리부 (500)의 제2판별수단(520)에 인가하기 위한 논리수단(4LM')으로 구성되었다.
각 논리수단(4LM,4LM')은 제4도에 도시된 바와 같이 클럭신호(CLK), 독출인에이블신호(RD) 및 테스트 모드 선택신호(TE)를 입력하여 트랜스퍼 게이트의 콘트롤 신호를 출력하기 위한 낸드게이트(NA25)와, 상기 낸드게이트(NA25)의 출력신호를 반전시켜 트랜스퍼 게이트의 콘트롤 신호를 출력하기 위한 반전게이트(IN23)와, 상기 낸드게이트(NA25)와 반전게이트(IN23)의 출력신호를 콘트롤 신호(c,)로 하여 각 셀 어레이로부터의 출력신호(CAout) 또는 반전출력신호(CAout)를 그래도 제3논리부(500) 또는 스위칭부(800)에 전송하기 위한 제1트랜스퍼게이트(TG23)와, 각 셀 어레이로부터의 출력신호(CAout) 또는 반전출력신호(CAout)를 반전시켜 제3논리부 (500) 또는 제2스위칭부(600)에 전송하기 위한 상기 반전게이트(IN23)와 낸드게이트 (NA25)의 출력신호를 콘트롤 신호(c,)로 하는 제2트랜스퍼 게이트(TG24) 및 제2트랜스퍼 게이트(TG24)의 출력신호 반전용 반전게이트(IN24)로 구성되었다.
상기와 같이 구성된 본 고안의 메모리 장치의 테스트 모드회로의 동작을 설명하면 다음과 같다.
먼저, 정상 모드시에는 제1도의 테스트 모드 회로에서의 동작과 동일하다.
제4도를 참조하면, 테스트 모드 선택신호(TE)가 정상 모드시에는 논리 "0"의 상태이므로 낸드게이트(NA25)가 다른 입력에 관계없이 항상 논리 "1"상태의 신호를 출력하고, 이에 따라 제1트랜지스퍼게이트(TG23)만이 구동되므로 제2논리부(400)는 정상 모드시에는 각 셀 어레이의 출력신호(CAout) 또는 반전출력신호(CAout)에 아무런 영향을 미치지 않게된다.
그러므로 각 셀 어레이의 출력신호(CAout) 또는 반전출력신호(CAout)는 제2스위칭부(600)의 스위칭 동작에 따라 최종 출력신호(Dout)로 출력된다.
다음, 테스트 모드시에는 모드선택용 스위치(SW21)의 접점(c-b)이 접속되어 입력데이타(Din)가 제1논리부(200)의 복수개의 논리수단(2LM1~2LMn)에 각각 인가된다.
제1논리부(200)의 각 논리수단에서는 제3도를 참조하면 테스트 모드가 선택되었으므로 테스트 모드 선택신호(TE)는 논리 "1"상태로 되고, 각 셀 어레이 (CA1~CAn)에 데이타를 저장하기 위한 동작이므로 기입인에이블신호(WT)도 논리 "1" 상태가 된다.
그러므로 클럭신호(CLK)에 따라 낸드게이트(NA24)의 출력이 변하게 되고, 이에 따라 입력데이타(Din)가 각 셀 어레이로 전송되는 경로가 결정된다.
즉, 클럭(CLK)이 논리 "0"상태이면 낸드게이트(NA24)의 출력이 논리 "1"로 되고, 이에 따라 제1트랜스퍼게이트(TG21)는 온되고 제2트랜스퍼게이트(TG22)는 오프되므로 입력데이타(Din)는 각 논리수단(2LM1~2LMn)의 제1트랜스퍼게이트(TG21)를 통하여 변화없이 셀 어레이부(300)의 복수개의 셀 어레이(CA1~CAn)로 동시에 인가되어 저장된다.
한편, 클럭신호(CLK)가 논리 "1"상태면 낸드게이트(NA24)의 출력은 논리 "0" 상태로 되고, 이에 따라 제1트랜스퍼 게이트(TG21)는 오프되고 제2트랜스퍼 게이트 (TG22)는 온되므로 입력 데이타(Din)는 제2전송게이트(TG22) 및 반전게이트(IN22)를 통해 반전된후 셀 어레이부(300)의 복수개의 셀 어레이(CA1~CAn)에 동시에 인가되어 저장된다.
그러므로, 테스트 모드 동작시 셀 어레이(CA1~CAn)에 모두 동일한 데이타를 저장하는 종래의 테스트 방식과는 달리 본 고안에서는 제1논리부(200)의 각 논리수단(2LM1~2LMn)에 인가되는 클럭신호(CLK)의 논리상태에 따라 복수개의 셀 어레이 (CA1~CAn)에 각각 다른 데이타를 저장할 수 있다.
테스트 모드시 복수개의 셀 어레이(CA1~CAn)에 저장된 데이타를 독출하는 동작을 설명한다.
테스트 모드가 선택된 상태에서 복수개의 셀 어레이(CA1~CAn)에 저장된 데이타를 독출하는 경우, 제2논리부(400)의 각쌍의 논리수단(4LM~4LM')에서는 제4도를 참조하면 테스트 모드 선택신호(TE) 및 독출 인에이블신호(RD)가 모두 논리 "1"상태이므로 셀 어레이(CA1~CAn)로부터 독출되는 정보를 클럭신호(CLK)에 따라 그의 경로가 결정된다.
즉, 클럭신호(CLK)가 논리 "0"상태면 낸드게이트(NA25)의 출력이 논리 "1" 상태로 되고, 제1트랜스퍼게이트(TG23)는 온되고 제2트랜스퍼 게이트(TG24)는 오프되어 각 셀 어레이(CA1~CAn)를 통해 그대로 동시 출력된다.
그리고 클럭신호(CLK)가 논리 "1"상태이면 낸드게이트(NA25)의 출력이 논리 "0"상태로 되고, 제1트랜스퍼게이트(TG23)는 오프되고 제2트랜스퍼게이트(TG24)는 온되므로 각 셀 어레이(CA1~CAn)에 저장된 정보는 트랜스퍼 게이트(TG24) 및 반전게이트(IN24)를 통해 반전되어 동시 출력된다.
클럭신호(CLK)의 논리 "1"상태에서 각 셀 어레이(CA1~CAn)의 출력신호를 반전시켜 출력하더라도 셀 어레이(CA1~CAn)에 저장시키는 단계에서 입력데이타(Din)를 반전시켜 저장하였기 때문에 결국 최종출력(Dout)은 입력데이타(Din)와 동일하게 된다.
이후의 제2논리부(400)로부터 출력되는 신호를 제3논리부(500)가 입력하여 테스트하고 제2스위칭부(600)의 동작에 따라 신호를 출력하는 동작은 제1도의 회로와 동일하다.
이상에서 설명한 바와 같은 본 고안에 따르면, 복수개의 셀 어레이에 원하는 정보를 동시에 임의로 저장할 수 있으며, 동일한 셀 어레이에서 연속하는 셀을 선택하여 테스트 모드 수행시 셀에 동시에 저장된 정보를 임의로 선택하여 셀들간의 간섭 현상 및 데이타 버스라인간의 간섭 현상을 파악할 수 있다.

Claims (6)

  1. 입력데이타를 저장하기 위한 복수개의 셀 어레이로 이루어진 셀 어레이부와; 외부로부터 공급되는 신호에 따라 정상 모드 또는 테스트 모드를 선택하기 위한 모드선택용 스위치와 정상 모드시 복수개의 셀 어레이중 하나의 셀 어레이만을 선택하기 위한 셀 어레이 선택용 스위치로 구성된 제1스위칭부와; 테스트 모드시 상기 제1스위칭부를 통해서 인가되는 데이타를 클럭신호에 따라 셀 어레이부로 그대로 동시에 전송하거나 또는 반전시켜 동시에 전송하기 위한 제1논리부와; 셀 어레이부로부터 독출된 데이타를 클럭신호에 따라 그대로 출력하거나 또는 반전시켜 출력하기 위한 제2논리부와; 테스트 모드시 상기 제2논리부의 출력신호를 입력하여 모두 동일한 데이타가 출력되었는가를 판별하기 위한 제1판별수단과 출력신호중 하나라도 다른 데이타가 출력되었는가를 판별하기 위한 제2판별수단으로 구성된 제3논리부와; 정상 모드시 복수개의 셀 어레이의 출력신호 및 반전출력신호중 해당 셀 어레이의 출력신호와 반전출력신호를 각각 선택하기 위한 1쌍의 셀 어레이 선택용 스위치와, 정상 모드시에는 상기 1쌍의 스위치를 각각 통과한 셀 어레이의 출력신호 및 반전출력신호를 각각 선택하고 테스트 모드시에는 상기 제3논리부의 제1 및 제2판별수단의 출력신호를 각각 선택하기 위한 1쌍의 모드 선택용 스위치로 구성된 제2스위칭부를 포함하는 것을 특징으로 하는 메모리 장치의 테스트 모드회로.
  2. 제1항에 있어서, 제1논리부는 그의 입력단에 상기 제1스위칭부를 통과한 입력데이타가 동시에 인가되고 그의 출력단은 상기 셀 어레이부의 복수개의 셀 어레이에 각각 접속된 복수개의 논리수단으로 이루어지는 것을 특징으로 하는 메모리 장치의 테스트 모드회로.
  3. 제2항에 있어서, 제1논리부의 각 논리수단은 클럭신호, 기입인에이블신호 및 테스트 모드 선택신호를 입력하여 트랜스퍼게이트의 콘트롤 신호를 출력하기 위한 낸드게이트와; 상기 낸드게이트의 출력신호를 반전시켜 트랜스퍼게이트의 콘트롤 신호를 출력하기 위한 반전게이트와; 상기 낸드게이트 및 반전게이트의 출력신호를 콘트롤 신호로 하여 제1스위칭부를 통과한 입력신호를 그대로 셀 어레이부로 전송하기 위한 제1트랜스퍼게이트와; 제1스위칭부를 통과한 입력신호를 반전시켜 셀 어레이부로 전송하기 위한 상기 반전게이트 및 낸드게이트의 출력신호를 콘틀로 신호로 하는 제2트랜스퍼게이트 및 제2트랜스퍼 게이트의 출력신호 반전용 반전게이트를 포함하는 것을 특징으로 하는 메모리 장치의 테스트 모드회로.
  4. 제1항에 있어서, 제2논리부는 그의 입력단에 각 셀 어레이의 출력신호 및 반전출력신호를 각각 입력하고 그의 출력단이 상기 1쌍의 셀 어레이 선택용 스위치중 하나와 제3논리부의 제1및 제2판별수단중 하나에 각각 접속된 복수개의 1쌍의 논리수단으로 이루어지는 것을 특징으로 하는 메모리 장치의 테스트 모드회로.
  5. 제4항에 있어서, 제2논리부의 각 쌍의 논리수단은 각 셀 어레이의 출력신호를 정상 모드시 상기 제2스위칭부의 1쌍의 셀 어레이 선택용 스위칭중 하나에 인가하고 테스트 모드시에는 제3논리부의 제1판별수단에 인가하기 위한 제1논리수단과 각 셀 어레이의 반전출력신호를 정상 모드시 제2스위칭부의 1쌍의 셀 어레이선택용 스위치중 다른 스위치에 인가하고 테스트 모드시에는 제3논리부의 제2판별수단에 인가하기 위한 제2논리수단으로 이루어지는 것을 특징으로 하는 메모리 장치의 테스트 모드회로.
  6. 제5항에 있어서, 제1 및 제2논리수단은 클럭신호, 독출인에이블신호 및 테스트모드 선택신호를 입력하여 트랜스퍼게이트의 콘트롤 신호를 출력하기 위한 낸드게이트와; 상기 낸드게이트의 출력신호를 반전시켜 트랜스퍼게이트의 콘트롤 신호를 출력하기 위한 제1반전게이트와; 상기 셀 어레이부의 출력신호를 그대로 제3논리부에 출력하기 위한 상기 낸드게이트와 반전게이트의 출력신호를 콘트롤 신호로 하는 제1트랜스퍼게이트와; 상기 셀 어레이부의 출력신호를 반전시켜 제3논리부에 출력하기위한 상기 반전게이트와 낸드게이트의 출력신호를 콘트롤 신호로 하는 제2트랜스퍼게이트 및 제2트랜스퍼 게이트의 출력신호반전용 제2반전게이트를 포함하는 특징으로 하는 메모리 장치의 테스트 모드회로.
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