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JPH0750100A - アドレスバッファ - Google Patents

アドレスバッファ

Info

Publication number
JPH0750100A
JPH0750100A JP6092353A JP9235394A JPH0750100A JP H0750100 A JPH0750100 A JP H0750100A JP 6092353 A JP6092353 A JP 6092353A JP 9235394 A JP9235394 A JP 9235394A JP H0750100 A JPH0750100 A JP H0750100A
Authority
JP
Japan
Prior art keywords
pull
address buffer
transistor
address
inverter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6092353A
Other languages
English (en)
Inventor
David Charles Mcclure
シー． マククルーア デイビッド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS Thomson Microelectronics Inc filed Critical SGS Thomson Microelectronics Inc
Publication of JPH0750100A publication Critical patent/JPH0750100A/ja
Pending legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/34—Accessing multiple bits simultaneously
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】 メモリアレイ内の複数個の行及び列を同時的
に選択又は非選択状態とさせることの可能な回路を提供
する。 【構成】 メモリアレイ内の複数個の行及び／又は列を
同時的に選択及び／又は非選択状態とすることの可能な
アドレスバッファが提供される。第一及び第二回路が、
それぞれ、集積回路の通常動作期間中に、真及び相補的
信号を発生する。所望により、第一及び第二回路は、同
一の電圧レベルの二つの信号を発生するために使用する
ことが可能である。同一の電圧レベルのこれら二つの信
号は、メモリアレイ内の複数個の行及び／又は列を同時
的に選択及び／又は非選択状態とするためにアドレスデ
コーダによって使用することが可能である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大略、集積回路に関す
るものであって、更に詳細には、集積回路におけるメモ
リアレイに関するものである。更に詳細には、本発明は
アドレスバッファに関するものである。
【０００２】
【従来の技術】アドレスバッファは、多くの回路におい
て使用されており、その一つの例はメモリアレイであ
る。アドレスバッファは、デコーダと関連して使用さ
れ、メモリアレイ内の行又はビット線を選択する。通
常、ある数の行及びビット線を任意の時刻において選択
することが可能である。
【０００３】しかしながら、メモリアレイのあるテスト
乃至は動作モードに対して、単一の時刻において行及び
／又はビット線の全て又は一部を選択することが望まし
い場合がある。単一の時刻において行及びビット線の全
て又は一部を選択することが必要となるテストモードの
一つの例は１９９２年９月３０日付で出願した米国特許
出願第０７／９５４，２７６号「集積回路におけるメモ
リアレイ用のストレステスト（ＳＴＲＥＳＳ ＴＥＳＴ
ＦＯＲ ＭＥＭＯＲＹ ＡＲＲＡＹＳ ＩＮＩＮＴＥ
ＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ）」という題名の特許
出願に記載されている。一度に複数個の行が選択され且
つ複数個のビット線及び相補的ビット線上にストレス電
圧がかけられる。この様に、メモリアレイ内のメモリセ
ルは潜在的な欠陥を検知するためにストレステストが行
なわれる。
【０００４】単一の時刻において全ての行及びビット線
を選択することが必要なテストモードの一つの例は１９
９３年４月３０日付で出願した「集積回路におけるデコ
ーダ用のストレステスト（ＳＴＲＥＳＳ ＴＥＳＴ Ｆ
ＯＲ ＤＥＣＯＤＥＲＳ ＩＮ ＩＮＴＥＧＲＡＴＥＤ
ＣＩＲＣＵＩＴＳ）」という題名の米国特許出願に記
載されている。複数個の行及びビット線が同時的に選択
状態又は非選択状態とされ、且つストレス電圧が集積回
路へ印加される。この様に、デコーダ及び周辺回路にお
ける潜在的な欠陥を検知することが可能である。
【０００５】
【発明が解決しようとする課題】本発明は、上述した如
き従来技術の欠点を解消し、メモリアレイ内の複数個の
行及び列を同時的に選択状態とするか又は非選択状態と
することの可能な回路を提供することを目的とする。更
に、本発明は、この様な回路が小型であり且つ集積回路
の通常の動作に著しい影響を与えることがない回路を提
供することを目的とする。
【０００６】
【課題を解決するための手段】本発明によれば、メモリ
アレイ内の複数個の行及び／又は列を同時的に選択する
か又は非選択状態とすることの可能なアドレスバッファ
が提供される。第一回路及び第二回路が、それぞれ、集
積回路の通常動作期間中に、真信号及び相補的信号を発
生する。所望により、これらの第一回路及び第二回路
は、同一の電圧レベルの二つの信号を発生するために使
用することが可能である。これらの同一電圧レベルの二
つの信号は、メモリアレイ内の複数個の行及び／又は列
を同時的に選択するか又は非選択状態とするためにアド
レスデコーダによって使用することが可能である。
【０００７】
【実施例】図１を参照すると、メモリセルの回路図が示
されている。理解される如く、第一トランジスタ１０、
第二トランジスタ１２、第一負荷要素１４、第二負荷要
素１６がフリップフロップ形態に配列されている。好適
実施例においては、負荷要素１４，１６は抵抗である
が、当業者にとって明らかな如く、負荷要素１４，１６
に対してＰチャンネルトランジスタを使用することも可
能である。
【０００８】ＷＯＲＤ即ちワードとして示した行線１８
が第三トランジスタ２０及び第四トランジスタ２２のゲ
ートへ接続している。行線１８はセルを活性化させるた
めに使用される。ＢＩＴ及びオーバーラインを付したＢ
ＩＴとしてそれぞれ示した信号線２４，２６は、セル内
へデータを書込み且つセルからデータを読取るために使
用される。この様に、第三及び第四トランジスタ２０，
２２は選択トランジスタとして作用し、且つ第一トラン
ジスタ１０及び第二トランジスタ１２は格納トランジス
タとして作用する。
【０００９】データは、互いに反対の電圧形態であるフ
リップフロップの両側における電圧レベルとして格納さ
れる。メモリセルは二つの安定な状態、即ち高状態乃至
は論理１、及び低状態乃至は論理０を有している。メモ
リセルが論理１を格納する場合には、ノード２８は高状
態であり且つノード３０は低状態であり、第一トランジ
スタ１０はターンオフされ且つ第二トランジスタ１２は
ターンオンされる。論理０状態は反対の状態であって、
ノード２８は低状態であり且つノード３０は高状態であ
る。
【００１０】図１に示したメモリセルは同様の複数個の
セルからなるアレイ内に設けられている。図２は、本発
明に基づいて構成された集積回路におけるメモリアレイ
に関連した回路のブロック図を示している。メモリアレ
イ３２は、複数個のワード線３６から１本のワード線を
選択する行デコーダ３４によってアクセスされる。列デ
コーダ３８は、複数個のビット線及び相補的ビット線４
０から適宜のビット線及び相補的ビット線を選択する。
書込みデコーダ４２は、メモリアレイ３２内にデータを
書込むために使用される。列デコーダ３８及び書込みデ
コーダ４２は別個の回路として示してあるが、当業者に
とって明らかな如く、列デコーダ３８及び書込みデコー
ダ４２は単一の回路に結合させることが可能である。
【００１１】ブロック４４は、行デコーダ３４及び／又
は列デコーダ３８によって使用される制御信号を発生す
る複数個のアドレスバッファを表わしている。ブロック
４４からの制御信号によって、行デコーダ３４がある時
刻においてワード線の全て又は一部を選択する。ブロッ
ク４４からの制御信号は、更に、列デコーダ３８によっ
て使用されアレイ内のビット線の全て又は一部を選択す
る。
【００１２】図３は本発明に基づくアドレスバッファ用
の回路を示した回路図である。第一インバータ４６、第
二インバータ４８、第三インバータ５０、第四インバー
タ５２がアドレスパッド５４とＡTRUEとして示した第一
出力信号線５６との間に直列接続されている。第二イン
バータ４８の出力はパスゲート５８の入力へ接続してい
る。第五インバータ６０はパスゲート５８の出力とＡ
COMPとして示した第二出力信号線６２との間に接続して
いる。好適実施例においては、ＡTRUE及びＡCOMPはアド
レスデコーダ（不図示）への入力である。
【００１３】アドレスパッド５４と第一出力信号線５６
との間に設けたインバータ４６，４８，５０，５２は、
信号ＡTRUEに対する駆動能力を増加させるために使用さ
れている。インバータ４６，４８，５０，５２はＡTRUE
に対する時間遅延を発生させる。好適実施例において
は、パスゲート５８が第二インバータ４８と第五インバ
ータ６０との間に使用されており、ＡCOMPに対する時間
遅延をＡTRUEに対する時間遅延と等しくさせており、且
つ遷移期間中におけるＡTRUE及びＡCOMPの交差点を最適
化している。
【００１４】当該技術分野において公知の如く、パスゲ
ート５８は共通のソースとドレインとを有するＮチャン
ネルトランジスタ６４及びＰチャンネルトランジスタ６
６から構成されている。ＴＳＴとして示した信号６８は
パスゲート５８を制御するために使用される。ＴＳＴ上
の信号が低状態である場合には、Ｐチャンネルトランジ
スタ６６がターンオンされる。更に、第六インバータ７
０は該信号を反転させ且つＮチャンネルトランジスタ６
４がターンオンされる。両方のトランジスタがターンオ
ンされると、ＦOFF として示した信号７２は高状態とな
り且つＦONとして示した信号７４は低状態となり、パス
ゲートは導通状態となり且つＡCOMP及びＡTRUEは相補的
信号である。
【００１５】出力信号ＡCOMP及びＡTRUEの両方が同一の
電圧レベルに設定されると、本集積回路は、好適には、
テストモード乃至は特別動作モードとなる。両方の信号
を同一の電圧レベルに設定するためには、ＴＳＴが高状
態に設定される。次いで、アドレスパッド５４、信号７
２、信号７４、プルアップトランジスタ７６、プルダウ
ントランジスタ７８を使用して、以下に詳細に説明する
如く、ＡCOMP及びＡTR UEの両方が設定されるべき電圧レ
ベルを選択する。
【００１６】第一実施例においては、ＡCOMP及びＡTRUE
の両方が高状態であることが必要である場合には、高電
圧レベルがアドレスパッド５４上に与えられる。これに
よってＡTRUEは高電圧レベルとされる。ＡCOMPを高電圧
レベルとさせるためには、ＦOFF 及びＦONが高電圧レベ
ルに設定される。これによって、プルアップトランジス
タ７６がターンオフされ且つプルダウントランジスタ７
８がターンオンされる。プルダウントランジスタ７８が
オンであると、ノード８０が低電圧レベルに設定され、
そのことは第五インバータ６０が高電圧レベルを反転さ
せる。従って、ＡTRUE及びＡCOMPの両方は高電圧状態に
設定される。
【００１７】ＡTRUE及びＡCOMPを入力として有するアド
レスデコーダ（不図示）がＮＡＮＤゲートから構成され
ており、且つこれらのＮＡＮＤゲートがメモリアレイ内
の行を選択するために使用される場合には、全てのＮＡ
ＮＤゲートはそれらの出力状態として低電圧レベルを有
する。このことは、メモリアレイ内の全ての行を選択さ
せることとなる。ＮＡＮＤゲートがメモリアレイ内の列
を選択するためのデコーダとして使用される場合には、
メモリアレイ内の全ての列が同一の態様で選択される。
【００１８】一方、ＡCOMP及びＡTRUEの両方が低電圧レ
ベルにあることが必要とされる場合には、低電圧レベル
がアドレスパッド５４上に与えられる。これによって、
ＡTR UEは低電圧レベルとされる。ＡCOMPを低電圧レベル
とさせるためには、ＦOFF 及びＦONを低電圧レベルに設
定する。これによって、プルアップトランジスタ７６は
ターンオンされ且つプルダウントランジスタ７８がター
ンオフされる。プルアップトランジスタ７６がオンであ
ると、ノード８０は高電圧レベルへ設定され、それは第
五インバータ６０によって低電圧レベルへ反転される。
従って、ＡTRUE及びＡCOMPの両方が低電圧状態に設定さ
れる。
【００１９】この第二実施例においては、ＡTRUE及びＡ
COMPを入力として有するアドレスデコーダ（不図示）が
ＮＡＮＤゲートから構成されており、且つこれらのＮＡ
ＮＤゲートがメモリアレイ内の行を選択するために使用
される場合には、全てのＮＡＮＤゲートはそれらの出力
状態として高電圧レベルを有する。このことは、メモリ
アレイ内の全ての行を選択状態とさせることはない。Ｎ
ＡＮＤゲートがメモリアレイ内の列を選択するためのデ
コーダとして使用される場合には、メモリアレイ内の全
ての列が同一の態様で選択されることはない。
【００２０】単一の時刻において行及びビット線の全て
又は一部を選択することが必要なテストモードの一つの
例は、１９９２年９月３０日に出願した「集積回路にお
けるメモリアレイ用ストレステスト（ＳＴＲＥＳＳ Ｔ
ＥＳＴ ＦＯＲ ＭＥＭＯＲＹ ＡＲＲＡＹＳ ＩＮ
ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ）」という名
称の米国特許出願第０７／９５４，２７６号に記載され
ている。複数個の行が同時に選択され且つストレス電圧
が複数個のビット線及び相補的ビット線上に与えられ
る。上掲した出願に詳細に説明される如く、メモリアレ
イ内のメモリセルについてストレステストが行なわれ潜
在的な欠陥が検知される。
【００２１】単一の時刻において行及びビット線の全て
又は一部を選択することが必要なテストモードの別の例
は１９９３年４月３０日付で出願した「集積回路におけ
るデコーダ用のストレステスト（ＳＴＲＥＳＳ ＴＥＳ
Ｔ ＦＯＲ ＤＥＣＯＤＥＲＳ ＩＮ ＩＮＴＥＧＲＡ
ＴＥＤ ＣＩＲＣＵＩＴＳ）」という名称の米国特許出
願に記載されている。複数個の行及び／又はビット線が
同時的に選択状態又は非選択状態とされ、且つストレス
電圧が集積回路に印加される。この様に、デコーダ及び
周辺回路内の潜在的な欠陥を検知することが可能であ
る。
【００２２】単一の時刻において全て又は一部の行線を
選択することが必要な特別動作モードの一つの例は、メ
モリアレイ内へバルク書込みを行なう場合である。行線
の全て又は一部を選択した後に、メモリアレイ内にデー
タを書込む。バルク書込みは、例えば、メモリアレイが
フラッシュクリアされる場合に所望される。
【００２３】上述したアドレスバッファは、多数の行及
び／又は列デコーダに対して真又は偽励起を供給する手
段を与えている。好適実施例においては、このアドレス
バッファは、メモリアレイ内の複数個の行及び／又は列
を同時的に選択又は非選択状態とさせる動作モードを提
供している。好適な回路は、ＡTRUE及びＡCOMPに対して
同一の時間遅延を達成し、且つ通常動作期間中にＡTRUE
及びＡCOMPの交差点を最適化させるように構成されてい
る。更に、この好適な回路は、集積回路の通常動作に影
響を与えることはなく、且つ小型であって、それは集積
回路において大きな面積を消費するものではない。
【００２４】図３は本発明に基づいて構成されたアドレ
スバッファ用の回路を示しているが、当業者にとって明
らかな如く、本発明に基づくアドレスバッファを構成す
るためにその他の回路を使用することも可能である。例
えば、異なる論理ゲートを使用することが可能であり、
又論理ゲートの数を異なるものとすることが可能であ
る。一方、プルアップトランジスタ又はプルダウントラ
ンジスタのみが必要とされるに過ぎない場合がある。従
って、多数の行及び／又は列デコーダへ真又は偽励起を
供給する手段を提供するために使用される回路は、ユー
ザの必要性を満足するために修正することが可能であ
る。
【００２５】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 メモリアレイ内のメモリセルを示した概略回
路図。
【図２】 メモリ集積回路内の回路の一部を示したブロ
ック図。
【図３】 本発明に基づくアドレスバッファ用の回路を
示した概略図。
【符号の説明】
４６ 第一インバータ ４８ 第二インバータ ５０ 第三インバータ ５２ 第四インバータ ５４ アドレスパッド ５６ 第一出力信号線 ５８ パスゲート ６０ 第五インバータ ６２ 第二出力信号線

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 集積回路におけるアドレスバッファにお
    いて、 前記集積回路の通常動作期間中及び第一回路が第一制御
    信号を発生する前記集積回路の特別動作モード期間中に
    真信号を発生する第一回路、 前記集積回路の通常動作期間中及び第二回路が第二制御
    信号を発生する前記集積回路の特別動作モード期間中に
    相補的信号を発生する第二回路、を有しており、前記第
    一及び第二制御信号が同一の電圧レベルに設定されるこ
    とを特徴とするアドレスバッファ。
  2. 【請求項２】 請求項１において、更に、前記アドレス
    バッファへ接続してメモリアレイ用のアドレスデコーダ
    が設けられており、前記第一及び第二制御信号がメモリ
    アレイ内の複数個の行を選択状態又は非選択状態とする
    ために前記アドレスデコーダによって使用されることを
    特徴とするアドレスバッファ。
  3. 【請求項３】 請求項１において、更に、前記アドレス
    バッファへ接続してメモリアレイ用のアドレスデコーダ
    が設けられており、前記第一及び第二制御信号は、メモ
    リアレイ内の複数個の列を選択状態又は非選択状態とす
    るために前記アドレスデコーダによって使用されること
    を特徴とするアドレスバッファ。
  4. 【請求項４】 請求項１において、前記特別動作モード
    がテストモードを有することを特徴とするアドレスバッ
    ファ。
  5. 【請求項５】 請求項１において、前記第一回路がパス
    ゲートを有しており、従って前記第一回路及び第二回路
    の時間遅延が等しいことを特徴とするアドレスバッフ
    ァ。
  6. 【請求項６】 請求項５において、前記第一回路が、更
    に、前記パスゲートの出力へ接続したプルアップトラン
    ジスタとプルダウントランジスタとを有することを特徴
    とするアドレスバッファ。
  7. 【請求項７】 請求項６において、前記パスゲートが、
    前記プルアップトランジスタとプルダウントランジスタ
    の両方がターンオフされる場合に導通状態となり、且つ
    前記プルアップトランジスタか又はプルダウントランジ
    スタの何れかがターンオンされる場合に非導通状態とな
    ることを特徴とするアドレスバッファ。
  8. 【請求項８】 請求項１において、前記第一及び第二制
    御信号が高電圧を有することを特徴とするアドレスバッ
    ファ。
  9. 【請求項９】 請求項１において、前記第一及び第二制
    御信号が低電圧を有することを特徴とするアドレスバッ
    ファ。
  10. 【請求項１０】 請求項１において、前記第一回路が、 入力信号線と、 パスゲートと、 前記入力信号線及び前記パスゲートの入力の間に直列接
    続した少なくとも１個の論理ゲートと、 前記パスゲートの出力へ接続した第一インバータと、 前記パスゲートの出力へ接続したプルアップトランジス
    タ及びプルダウントランジスタと、を有することを特徴
    とするアドレスバッファ。
  11. 【請求項１１】 請求項１０において、前記第二回路が
    前記少なくとも１個の論理ゲートの出力へ直列接続した
    第二インバータ及び第三インバータを有することを特徴
    とするアドレスバッファ。
  12. 【請求項１２】 請求項１０において、前記第一及び第
    二制御信号の電圧レベルが、前記入力信号線上の電圧、
    前記プルアップトランジスタ及びプルダウントランジス
    タの状態及び前記パスゲートの状態によって決定される
    ことを特徴とするアドレスバッファ。
  13. 【請求項１３】 集積回路におけるアドレスバッファに
    おいて、 入力信号線が設けられており、 パスゲートが設けられており、 前記入力信号線と前記パスゲートの入力との間に直列接
    続して少なくとも１個の論理ゲートが設けられており、 前記パスゲートの出力へ接続してプルアップトランジス
    タとプルダウントランジスタとが設けられており、前記
    プルアップトランジスタ及びプルダウントランジスタは
    第一制御信号を発生するために使用されており、 前記少なくとも１個の論理ゲートの出力へ直列接続して
    第一インバータ及び第二インバータが設けられており、
    前記少なくとも１個の論理ゲート、前記第一及び第二イ
    ンバータは第二制御信号を発生するために使用されてお
    り、且つ前記第一制御信号及び第二制御信号は、前記集
    積回路の特別動作期間中に単一の出力電圧レベルへ設定
    されることを特徴とするアドレスバッファ。
  14. 【請求項１４】 請求項１３において、更に、前記アド
    レスバッファへ接続してメモリアレイ用のアドレスデコ
    ーダが設けられており、前記第一及び第二制御信号がメ
    モリアレイ内の複数個の行を選択状態又は非選択状態と
    するために前記アドレスデコーダによって使用されるこ
    とを特徴とするアドレスバッファ。
  15. 【請求項１５】 請求項１３において、更に、前記アド
    レスバッファへ接続してメモリアレイ用のアドレスデコ
    ーダが設けられており、前記第一及び第二制御信号は、
    メモリアレイ内の複数個の列を選択状態又は非選択状態
    とするために前記アドレスデコーダによって使用される
    ことを特徴とするアドレスバッファ。
  16. 【請求項１６】 請求項１３において、前記特別動作モ
    ードがテストモードを有することを特徴とするアドレス
    バッファ。
  17. 【請求項１７】 集積回路におけるアドレスバッファに
    おいて、 入力信号線が設けられており、 パスゲートが設けられており、前記入力信号線と前記パ
    スゲートの入力との間に直列接続して第一インバータと
    第二インバータとが設けられており、 前記パスゲートの出力に接続してプルアップトランジス
    タとプルダウントランジスタとが設けられており、尚前
    記プルアップトランジスタ及びプルダウントランジスタ
    は第一制御信号を発生するために使用されており、 前記第二インバータの出力へ直列接続して第三インバー
    タ及び第四インバータが設けられており、前記第一、第
    二、第三及び第四インバータは第二制御信号を発生する
    ために使用されており、且つ前記第一及び第二制御信号
    は、前記集積回路の特別動作モード期間中に単一の出力
    電圧レベルへ設定されることを特徴とするアドレスバッ
    ファ。
  18. 【請求項１８】 請求項１７において、更に、前記アド
    レスバッファへ接続してメモリアレイ用のアドレスデコ
    ーダが設けられており、前記第一及び第二制御信号は、
    メモリアレイ内の複数個の行を選択状態又は非選択状態
    とさせるために前記アドレスデコーダによって使用され
    ることを特徴とするアドレスバッファ。
  19. 【請求項１９】 請求項１７において、更に、前記アド
    レスバッファへ接続してメモリアレイ用のアドレスデコ
    ーダが設けられており、前記第一及び第二制御信号は、
    メモリアレイ内の複数個の列を選択状態又は非選択状態
    とするために前記アドレスデコーダによって使用される
    ことを特徴とするアドレスバッファ。
  20. 【請求項２０】 請求項１７において、前記特別動作モ
    ードがテストモードを有していることを特徴とするアド
    レスバッファ。
  21. 【請求項２１】 請求項７において、前記第一及び第二
    制御信号の電圧レベルが前記入力信号線上の電圧、前記
    プルアップトランジスタ及びプルダウントランジスタの
    状態及び前記パスゲートの状態によって決定されること
    を特徴とするアドレスバッファ。
  22. 【請求項２２】 請求項１３において、更に、前記プル
    アップトランジスタ及びプルダウントランジスタと関連
    して前記第一制御信号を発生するために前記パスゲート
    の出力へ接続して第三インバータが設けられていること
    を特徴とするアドレスバッファ。
  23. 【請求項２３】 請求項１７において、更に、前記プル
    アップトランジスタ及びプルダウントランジスタと関連
    して前記第一制御信号を発生するために前記パスゲート
    の出力へ接続して第三インバータが設けられていること
    を特徴とするアドレスバッファ。
JP6092353A 1993-04-30 1994-04-28 アドレスバッファ Pending JPH0750100A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/056,078 US5339277A (en) 1993-04-30 1993-04-30 Address buffer
US56078 1993-04-30

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