DE4243611B4

DE4243611B4 - Testmodusschaltung für eine Speichervorrichtung

Info

Publication number: DE4243611B4
Application number: DE4243611A
Authority: DE
Inventors: Jong Ho Kim
Original assignee: Goldstar Electron Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1991-12-23
Filing date: 1992-12-22
Publication date: 2006-09-21
Anticipated expiration: 2012-12-23
Also published as: US5418790A; JP3338900B2; KR950000305Y1; JPH065097A; KR930015989U; DE4243611A1

Abstract

Testmodusschaltung für eine Speichervorrichtung, mit:
– einer Zellenarrayeinrichtung (300) mit mehreren Zellenarrays (CA1-CAn) zum Einspeichern von Eingangsdaten in dieselben; und
– einer ersten Schalteinrichtung (100) mit einem Moduswahlschalter (SW21) zum Auswählen eines Test- oder eines Normalmodus, abhängig von einem externen Steuersignal und mit mehreren Zellenarraywahlschaltern (SW22) zum Auswählen eines der mehreren Zellenarrays in der Zellenarrayanordnung im Normalmodus auf das externe Steuersignal hin;
gekennzeichnet durch
– eine erste Logikeinrichtung (200), die auf ein Taktsignal anspricht, um im Testmodus den über die erste Schalteinrichtung angelegten Eingangsdatenwert nicht invertiert und gleichzeitig an die mehreren Zellenarrays in der Zellenarrayanordnung zu legen, oder um den Eingangsdatenwert zu invertieren und den invertierten Datenwert gleichzeitig an die mehreren Zellenarrays in der Zellenarrayanordnung zu übertragen;
– eine zweite Logikeinrichtung (400), die auf das Taktsignal anspricht, um nicht invertierte Ausgangsdatensignale aus den mehreren Zellenarrays in der Zellenarrayanordnung auszugeben oder um die Datensignale zu invertieren...

Description

Die Erfindung betrifft allgemein eine Testmodusschaltung für eine Speichervorrichtung, spezieller eine solche Testmodusschaltung, bei der in einem Testmodus in der Speichervorrichtung abzuspeichernde Information sowie aus derselben ausgelesene Information umgewandelt werden, und gleichzeitig auf in Zellenarrays in der Speichervorrichtung abgespeicherte Information zugegriffen wird, um gegenseitige Beeinflussungen zwischen benachbarten Zellen sowie zwischen benach- barten Datenbusleitungen in der Speichervorrichtung zu erfassen.
4 zeigt ein Schaltbild für eine herkömmliche Testmodusschaltung für eine Speichervorrichtung. Wie in dieser Zeichnung dargestellt, weist die herkömmliche Testmodusschaltung einen Zellenarrayabschnitt 20 mit mehreren Zellenarrays CA1 – CAn auf, um Eingangsdaten Din einzuspeichern, sowie einen ersten Schaltabschnitt 10 zum Auswählen eines Test- oder eines Normalmodus und zum Auswählen eines von mehreren Zellenarrays CA1 – CAn im Zellenarrayabschnitt 20 im Normalmodus, wobei die Eingangsdaten Din nur in einem der mehreren Zellenarrays CA1 – CAn abgespeichert werden, wie sie vom Schaltabschnitt 10 im Normalmodus ausgewählt werden, jedoch im Testmodus gleichzeitig in die mehreren Zellenarrays CA1 -CAn eingespeichert werden. Die Testmodusschaltung weist ferner einen Logikabschnitt zum Eingeben von Ausgangsdatensignalen CAout aus den mehreren Zellenarrays CA1 – CAn im Zellenarrayabschnitt 20 und zum Entscheiden, ob die Datensignale CAout aus den mehreren Zellenarrays CA1 -CAn dieselben sind, sowie einen zweiten Schaltabschnitt 40 auf, um den Test- oder den Normalmodus auszuwählen und um als Ausgangssignal Dout im Testmodus ein Ausgangssignal vom Logikabschnitt 30 auszuwählen, aber im Normalmodus das Datensignal CAout von einem ausgewählten der mehreren Zellenarrays CA1 -CAn im Zellenarrayabschnitt 20 auszugeben.
Der erste Schaltabschnitt 10 beinhaltet einen Moduswahlschalter SW11 mit einem beweglichen Kontakt c und feststehenden Kontakten a und b zum Eingeben der Eingangsdaten Din, wobei der bewegliche Kontakt im Normalmodus mit dem feststehenden Kontakt a und im Testmodus mit dem feststehenden Kontakt b verbunden ist, und er beinhaltet mehrere Zellenarraywahlschalter SW12, bei denen der eine Anschluß jeweils mit dem feststehenden Kontakt a des Schalters SW11 und der andere Anschluß mit einem entsprechenden der Zellenarrays CA1 – CAn im Zellenarrayabschnitt 20 verbunden ist, um im Normalmodus eines der mehreren Zellenarrays CA1 – CAn auszuwählen, damit ein Eingangsdatenwert Din über die Kontakte c und a des Schalters SW11 im ausgewählten der mehreren Zellenarrays CA1 – CAn abgelegt wird.
Der Zellenarrayabschnitt 20 besteht aus den mehreren Zellenarrays CA1 – CAn, von denen jedes mehrere Speicherzellen aufweist, die matrixförmig angeordnet sind und dazu dienen, die Eingangsdaten abzuspeichern, die über den Schalter SW11 im Schaltabschnitt 10 zugeführt werden. Die Eingänge der mehreren Zellenarrays CA1 – CAn können auch direkt mit dem feststehenden Kontakt b des Schalters SW11 im Schaltabschnitt 10 verbunden werden. Im Normalmodus wird eines der mehreren Zellenarrays CA1 – CAn durch einen entsprechenden der Zellenarraywahlschalter SW12 im Schaltabschnitt 10 ausgewählt, um dadurch einen Eingangsdatenwert zu speichern. Im Testmodus wird der Eingangsdatenwert gleichzeitig über den Schalter SW11 im Schaltabschnitt 10 an die mehreren Zellenarrays CA1 – CAn gelegt.
Der Logikabschnitt 30 beinhaltet eine erste Entscheidungseinrichtung 31 zum Eingeben der Ausgangsdatensignale CAout aus den mehreren Zellenarrays CA1 – CAn im Zellenarrayabschnitt 20, und zum Entscheiden, ob die Datensignale CAout aus den mehreren Zellenarrays CA1 – CAn dieselben sind, und er beinhaltet eine zweite Entscheidungseinrichtung 32 zum Eingeben invertierter Ausgangsdatensignale/CAout aus den mehreren Zellenarrays CA1 – CAn im Zellenarrayabschnitt 20, und zum Entscheiden, ob ein sich unterscheidendes Datensignal von einem beliebigen der mehreren Zellenarrays CA1 – CAn ausgegeben wird.
Die erste Entscheidungseinrichtung 31 beinhaltet NAND- und ODER-Gatter NA11 und OR11 zum Eingeben der Ausgangsdatensignale CAout aus den mehreren Zellenarrays CA1 – CAn im Zellenarrayabschnitt 20, sowie ein NAND-Gatter NA12 zum Eingeben von Ausgangssignalen aus dem NAND- und ODER-Gatter NA11 und OR11.
Die zweite Entscheidungseinrichtung 11 beinhaltet NAND- und ODER-Gatter NA13 und OR12 zum Eingeben der invertierten Ausgangsdatensignale/CAout aus den mehreren Zellenarrays CA1 – CAn im Zellenarrayabschnitt 20 sowie ein UND-Gatter AN11 zum Eingeben von Ausgangssignalen aus dem NAND- und ODER-Gatter NA13 und OR12.
Der zweite Schaltabschnitt 40 beinhaltet einen ersten Zellenarraywahlschalter SW13 mit beweglichem Kontakt c und mehreren feststehenden Kontakten a, b, d, ..., n zum Eingeben der Ausgangsdatensignale CAout aus den mehreren Zellenarrays CA1 – CAn im Zellenarrayabschnitt 20, zum Auswählen eines der Ausgangsdatensignale CAout von den mehreren Zellenarrays CA1 – CAn im Normalmodus, einen zweiten Zellenarraywahlschalter SW14 mit einem beweglichen Kontakt c und mehreren feststehenden Kontakten a, b, d, ..., n zum Eingeben der invertierten Ausgangsdatensignale/CAout aus den mehreren Zellenarrays CA1 – CAn im Zellenarrayabschnitt 20, um eines der invertierten Ausgangsdatensignale/CAout aus den mehreren Zellenarrays CA1 – CAn im Normalmodus auszuwählen, einen ersten Moduswahlschalter SW15 mit einem beweglichen Kontakt c und feststehenden Kontakten a und b, wobei der bewegliche Kontakt c im Normalmodus mit dem feststehenden Kontakt a verbunden ist, um das Ausgangsdatensignal des vom Schalter SW13 ausgewählten Zellenarrays auszuwählen, und der im Testmodus mit dem feststehenden Kontakt b verbunden ist, um das Ausgangssignal von der ersten Entscheidungsschaltung 31 im Logikabschnitt 30 auszuwählen, sowie einen zweiten Moduswahlschalter SW16 mit einem beweglichen Kontakt c und feststehenden Kontakten a und b, wobei der bewegliche Kontakt c im Normalmodus mit dem feststehenden Kontakt a verbunden ist, um das invertierte Ausgangsdatensignal aus dem durch den Schalter SW14 ausgewählten Zellenarray auszulesen, und der im Testmodus mit dem feststehenden Kontakt b verbunden ist, um das Ausgangssignal der zweiten Entscheidungseinrichtung 32 im Logikabschnitt 30 auszuwählen. Der zweite Schaltabschnitt 40 beinhaltet auch einen ersten N-MOS-Transistor MN11 zum Ausgeben des Ausgangsdatensignals aus dem Zellenarrayabschnitt 20 oder des Ausgangssignals aus der ersten Entscheidungseinrichtung 31 im Logikabschnitt 30 auf ein Betätigen des Schalters SW15 hin, und einen zweiten N-MOS-Transistor MN12 zum Ausgeben des invertierten Ausgangsdatensignals aus dem Zellenarrayabschnitt 20 oder des Ausgangssignals der zweiten Entscheidungseinrichtung 32 im Logikabschnitt 30 auf ein Betätigen des Schalters SW16 hin.
Nachfolgend wird der Betrieb der herkömmlichen Speichervorrichtungs-Testmodusschaltung mit dem oben angegebenen Aufbau beschrieben.
Im Normalmodus wird der bewegliche Kontakt c des Moduswahlschalters SW11 im ersten Schaltabschnitt 10 auf ein externes Steuersignal hin mit seinem feststehenden Kontakt a verbunden, wodurch einer von mehreren Zellenarraywahlschaltern SW12 im ersten Schaltabschnitt 10 ausgewählt wird, um dadurch ein entsprechendes der mehreren Zellenarrays CA1 – CAn im Zellenarrayabschnitt 20 auszuwählen. Ein Eingangsdatenwert Din wird in die Speicherzelle des ausgewählten Zellenarrays eingeschrieben.
Der auf diese Weise in das ausgewählte Zellenarray CA1 eingeschriebene Datenwert wird zur Ausgabe vom zweiten Schaltabschnitt 40 erfaßt. Dabei werden im zweiten Schaltabschnitt 40 die beweglichen Kontakte c der Zellenarraywahlschalter SW13 und SW14 mit einem jeweiligen ihrer feststehenden Kontakte a, b, d, ..., n verbunden, und die beweglichen Kontakte c der Moduswahlschalter SW15 und SW16 werden jeweils mit dem feststehenden Kontakt a verbunden.
Demgemäß wird das Ausgangssignal CAout vom ausgewählten Zellenarray CA über die Schalter SW11 und SW15 an einen Gateanschluß des N-MOS-Transistors MN11 gelegt, was es ermöglicht, daß der Datenwert Dout von diesem Transistor ausgegeben wird. Andererseits wird das invertierte Ausgangssignal /CAout aus dem ausgewählten Zellenarray CA über die Schalter SW14 und SW16 an den Gateanschluß des N-MOS-Transistors MN12 gelegt, um es zu ermöglichen, daß der Datenwert Dout von diesem Transistor ausgegeben wird.
Im Testmodus wird der bewegliche Kontakt des Moduswahlschalters SW11 im ersten Schaltabschnitt 10 auf ein externes Steuersignal hin mit seinem feststehenden Kontakt b verbunden, um einen Eingangsdatenwert Din gleichzeitig an die mehreren Zellenarrays CA1 – CAn im Zellenarrayabschnitt 20 zu geben. Der Eingangsdatenwert Din wird gleichzeitig in verkürzte Adressen der Zellenarrays CA1 – CAn eingeschrieben.
Der auf diese Weise in die Zellenarrays CA1 – CAn eingeschriebene Datenwert wird zur Ausgabe vom Logikabschnitt 30 erfaßt. Wenn derselbe Datenwert mit logisch 1 oder 0 von jedem der mehreren Zellenarrays CA1 – CAn ausgegeben wird, ist das Ausgangssignal des NAND-Gatters NA12 der ersten Entscheidungseinrichtung 31 im Logikabschnitt 30 logisch 1. Da der bewegliche Kontakt c des Moduswahlschalters SW15 im Testmodus mit seinem feststehenden Kontakt b verbunden ist, wird das Ausgangssignal der ersten Entscheidungseinrichtung 31 über den Schalter 15 an den Gateanschluß des MOS-Transistors MN11 gelegt. Infolgedessen wird dieser Transistor eingeschaltet, was bewirkt, daß der Ausgangsdatenwert Dout logisch 1 wird.
Wenn andererseits aufgrund einer Störung der Speichervorrichtung mindestens ein unterschiedlicher Datenwert von den mehreren Zellenarrays CA1 – CAn ausgegeben wird, wird das Ausgangssignal des UND-Gatters AN11 der zweiten Entscheidungseinrichtung 32 im Logikabschnitt 30 logisch 1. Das Signal vom Wert logisch 1 wird über den Schalter SW16 an den Gateanschluß des MOS-Transistors MN12 gelegt. Infolgedessen wird dieser Transistor eingeschaltet, was bewirkt, daß der Ausgangsdatenwert Dout logisch 0 wird.
Demgemäß wird das Vorhandensein einer Störung in der Speichervorrichtung auf Grundlage des logischen Zustandes des Ausgangsdatenwerts Dout überprüft.
Die vorstehend erläuterten Verfahren zum Testen der Speichervorrichtung sind allgemein in ein Verfahren zum wiederholten Ausführen des oben genannten Ablaufs des Auswählens der Speicherzellen in den mehreren Zellenarrays, des gleichzeitigen Einspeicherns der Daten in die Speicherzellen und des Lesens der Daten sowie ein Verfahren zu unterteilen, bei dem wiederholt ein Ablauf zum Auswählen mehrerer benachbarter Speicherzellen in einem der mehreren Zellenarrays, des gleichzeitigen Einspeicherns der Daten in die Speicherzellen und des Lesens der Daten ausgeführt wird.
Jedoch hat die herkömmliche Speichervorrichtungs-Testmodusschaltung einen Nachteil dahingehend, daß dann, wenn sie mehrere benachbarte Speicherzellen in einem der mehreren Zellenarrays zum Testen der Speichervorrichtung auswählt, keine gegenseitige Beeinflussung zwischen benachbarten Zellen sowie zwischen benachbarten Datenbusleitungen in der Speichervorrichtung erfassen kann, da die in der Speichervorrichtung abzulegende Information im Testmodus gleichzeitig nur über den einen Anschluß eingegeben wird.

Die DE 40 11 935 A1 beschreibt einen Testsignalgenerator für eine integrierte Halbleiterspeicherschaltung und Testverfahren dafür. Bei dem beschriebenen Testsignalgenerator wird eine Testdatenspalte von einem I/O-Leitungspaar an eine Spalte eines Register angelegt und darin gespeichert, nachdem Übertragungstransistoren leitend geschaltet sind. Wenn ein erster Übertragungstransistor leitend geschaltet ist, wird die in das Register geschriebene Testdatenspalte in eine Speicherzellenspalte mit dem gleichen Muster geschrieben und wenn andere Übertragungstransistoren leitend geschaltet sind, wird die in das Register geschriebene Testdatenspalte invertiert und dann in die Speicherzellespalte geschrieben. Die Daten in der Speicherzellenspalte werden durch eine Wortleitung ausgelesen und von einem Leseverstärker verstärkt, so dass die in dem Register gespeicherten Testdaten durch eine Koinzidenznachweisschaltung vergleichbar sind und nachweisbar ist, ob sie überstimmen oder nicht.

Die EP 0 253 161 A1 beschreibt eine Prüfschaltung für einen RAM-Modul. Bei der Prüfschaltung für Speichervorrichtungen werden wahlweise invertierte oder nicht invertierte Testdaten gleichzeitig auf mehreren Datenleitungen geschrieben und gelesen. Der Speicher enthält ein Speicherzellenfeld mit einer Anzahl von in Reihen und Spalten angeordneten Speicherzellen und ist mit wenigstens zwei Datensammelschienen gekoppelt. Ein Adressdecoder empfängt einen ersten Teil einer Adresse und wählt wenigstens zwei der Speicherzellen aus dem Speicherzellefeld aus. Mittels einer Eingangsdatenssteuerung werden Prüfdaten einer der beiden Datensammelschienen zugeführt.

Die SU 1705876 A1 beschreibt eine Testvorrichtung zum Überprüfen von Lese- und Schreibspeichern.

Auch die SU 1711235 A1 beschreibt ein Gerät zum Überprüfen von Speichern.

Der Erfindung liegt die Aufgabe zu Grunde, eine Testmodusschaltung für eine Speichervorrichtung anzugeben, um in einem Testmodus in der Speichereinrichtung abzuspeichernde Information sowie aus der Speichervorrichtung ausgelesene Information zu invertieren und um gleichzeitig in Zellen-Arrays der Speichervorrichtung abgelegte Informationen auszuwählen, um gegenseitige Beeinflussungen zwischen benachbarten Zellen und zwischen benachbarten Datenbusleitungen in der Speichervorrichtung zu erfassen.

Die Aufgabe wird mit einer Testmodusschaltung gemäß Anspruch 1 gelöst. Die erfindungsgemäße Schaltung ist so aufgebaut, daß im Testmodus unterschiedliche Daten in benachbarte Speicherzellen eingespeichert werden können, wodurch es möglich wird, gegenseitige Beeinflussungen zwischen benachbarten Zellen sowie zwischen benachbarten Datenbusleitungen festzustellen.

Die Erfindung wird im folgenden anhand von durch Figuren veranschaulichten Ausführungsbeispielen näher beschrieben.
1 ist ein Schaltbild einer Testmodusschaltung für eine Speichervorrichtung gemäß einem Ausführungsbeispiel der Erfindung.
2 ist eine detailliertes Schaltbild einer Logikeinrichtung in einem ersten Logikabschnitt in der Schaltung von 1;
3 ist ein detailliertes Schaltbild einer Logikeinrichtung in einem zweiten Logikabschnitt in der Schaltung von 1; und
4 ist ein Schaltbild einer herkömmlichen Testmodusschaltung für eine Speichervorrichtung.
Gemäß dem Schaltbild von 1 weist eine erfindungsgemäße Speichervorrichtungs-Testmodusschaltung einen Zellenarrayabschnitt 300 mit mehreren Zellenarrays CA1 – CAn zum Abspeichern von Eingangsdaten Din, einen ersten Schaltabschnitt 100 zum Auswählen eines Test- und eines Normalmodus und zum Auswählen eines der mehreren Zellenarrays CA1 – CAn im Zellenarrayabschnitt 300 im Normalmodus, einen ersten Logikabschnitt 200 zum gleichzeitigen Übertragen gewünschter Information an den Zellenarrayabschnitt 300 auf ein Taktsignal CLK im Testmodus hin, einen zweiten Logikabschnitt 400, der auf das Taktsignal CLK anspricht, um Datensignale von den mehreren Zellenarrays CA1 – CAn im Zellenarrayabschnitt 300 direkt auszugeben oder um die Datensignale zu invertieren und die invertierten Datensignale auszugeben, einen dritten Logikabschnitt, um im Testmodus Ausgangssignale aus dem zweiten Logikabschnitt 400 einzugeben und zu entscheiden, ob die Datensignale aus den mehreren Zellenarrays CA1 – CAn dieselben sind, und einen zweiten Schaltabschnitt 600 auf, um als Ausgangssignal im Testmodus das Ausgangssignal des dritten Logikabschnitts auszuwählen und im Normalmodus das Datensignal von einem ausgewählten der mehreren Zellenarrays CA1 – CAn im Zellenarrayabschnitt 300 auszuwählen.
Hierbei sind der jeweilige Aufbau und der jeweilige Betriebsablauf des ersten Schaltabschnitts 100, des zweiten Schaltabschnitts 600 sowie des dritten Logikabschnitts in 1 dieselben wie diejenigen des ersten Schaltabschnitts 10, des zweiten Schaltabschnitts 40 bzw. des Logikabschnitts 30 in 4, weswegen eine zugehörige Beschreibung weggelassen wird.
Der erste Logikabschnitt 200 beinhaltet mehrere Logikeinrichtungen 2LM1 – 2LMn zum gleichzeitigen Eingeben des Eingangsdatenwerts Din über einen Moduswahlschalter SW21 im ersten Wahlabschnitt 100 an entsprechende der mehreren Zellenarrays CA1 – CAn im Zellenarrayabschnitt 300.
2 zeigt ein detailliertes Schaltbild für jede der Logikeinrichtungen 2LM1 – 2LMn im ersten Logikabschnitt 200. Wie in dieser Figur dargestellt, ist jede der Logikeinrich tungen 2LM1 – 2LMn mit folgendem versehen: einem NAND-Gatter NA24 zum Eingeben des Taktsignals CLK, eines Schreibfreigabesignal WT und eines Testmoduswahlsignals TE und zum Ausgeben eines Übertragungsgatter-Steuersignals c auf die eingegebenen Signale hin, einem invertierenden Gatter IN21 zum Invertieren des Ausgangssignals aus dem NAND-Gatter NA24, um ein Übertragungsgatter-Steuersignal c auszugeben, ein erstes Übertragungsgatter TG21 zum direkten Übertragen der Eingangsdaten Din über die Kontakte c und b des Schalters SW21 im ersten Schaltabschnitt 100 an ein entsprechendes der Zellenarrays CA1 – CAn auf die Steuersignale c und/c vom NAND-Gatter NA24 und vom invertierenden Gatter IN21, ein zweites Übertragungsgatter TG22 zum Übertragen des Eingangsdatenwertes Din über die Kontakte c und b des Schalters SW21 auf die Steuersignale c und/c vom invertierenden Gatter IN21 und vom NAND-Gatter NA24 hin, und ein invertierendes Gatter IN22 zum Invertieren des Eingangsdatenwertes Din, wie er vom zweiten Übertragungsgatter TG22 übertragen wird, und zum Ausgeben des invertierten Eingangsdatenwertes an das entsprechende der Zellenarrays CA1 – CAn.
Gemäß 1 weist der zweite Logikabschnitt 400 mehrere erste Logikeinrichtungen 4LM1 – 4LMn auf, von denen jedes dazu dient, die Ausgangsdatensignale CAout aus einem entsprechenden der mehreren Zellenarrays CA1 – CAn im Zellenarrayabschnitt 300 an einen ersten Zellenarraywahlschalter SW23 im zweiten Wahlabschnitt 600 oder an die erste Entscheidungseinrichtung 510 im dritten Logikabschnitt zu übertragen, und er beinhaltet mehrere zweite Logikeinrichtungen 4LM1' – 4LMn', von denen jede dazu dient, das invertierte Ausgangsdatensignal CAout aus einem entsprechenden der mehreren Zellenarrays CA1 – CAn im Zellenarrayabschnitt 300 an einen zweiten Zellenarraywahlschalter SW24 im zweiten Schaltabschnitt 600 oder an die zweite Entscheidungseinrichtung 520 im dritten Logikabschnitt zu liefern.
Das heißt, daß die mehreren ersten Logikeinrichtungen 4LM1 – 4LMn jeweils das Ausgangsdatensignal CAout vom entsprechenden der mehreren Zellenarrays CA1 – CAn an den ersten Zellenarraywahlschalter SW23 im zweiten Schaltabschnitt 600 im Normalmodus legt, dagegen im Testmodus an die erste Unterscheidungseinrichtung 510 im dritten Logikabschnitt legt. Auch legt jede der mehreren zweiten Logikeinrichtungen 4LM1' – 4LMn' im Normalmodus jeweils das invertierte Ausgangsdatensignal/CAout vom entsprechenden der mehreren Zellenarrays CA1 – CAn an den zweiten Zellenarraywahlschalter SW24 im zweiten Schaltabschnitt 26 und im Testmodus an die zweite Entscheidungseinrichtung 520 im dritten Logikabschnitt
In 3 ist ein detailliertes Schaltbild dargestellt, wie es für jede der ersten und zweiten Logikeinrichtungen 4LM1 – 4LMn sowie 4LM1' – 4LMn' des zweiten Logikabschnitts 400 gilt. Es ist hier zu beachten, daß die ersten und die zweiten Logikeinrichtungen 4LM1 – 4LMn sowie 4LM1' – 4LMn' denselben Aufbau aufweisen. Wie es mit dieser Figur dargestellt ist, ist jede dieser Logikeinrichtungen mit einem NAND-Gatter NA25 zum Eingeben des Taktsignals CLK, eines Lesefreigabesignals RD und eines Testmoduswahlsignals TE und zum Ausgeben eines Übertragungsgatter-Steuersignals c auf die eingegebenen Signale hin versehen und weist weiterhin folgendes auf: ein invertierendes Gatter IN23 zum Invertieren des Ausgangssignals des NAND-Gatters NA25, um ein Übertragungsgatter-Steuersignal c auszugeben, ein erstes Übertragungsgatter TG23 zum direkten Übertragen des Ausgangssignals CAout oder des invertierten Ausgangssignals/CAout des jeweiligen der mehreren Zellenarrays CA1 – CAn an den dritten Logikabschnitt oder den zweiten Schaltabschnitt 600 auf die Steuersignale c und/c vom NAND-Gatter NA25 und vom invertierenden Gatter IN23 hin, ein zweites Übertragungsgatter TG24 zum Übertragen des Ausgangssignals CAout oder des invertierten Ausgangssignals/CAout aus dem entsprechenden der mehreren Zellenarrays CA1 – CAn auf die Steuersignale c und/c vom invertierenden Gatter IN23 und vom NAND-Gatter NA25 hin, und ein invertierendes Gatter IN24 zum Invertieren des Ausgangssignals CAout oder des invertierten Ausgangssignals/CAout vom entsprechenden der mehreren Zellenarrays CA1 – CAn, wie es über das zweite Übertragungsgatter TG24 übertragen wird, und zum Ausgeben des invertierten Signals an den dritten Logikabschnitt oder den zweiten Schaltabschnitt 600.
Nachfolgend wird im einzelnen der Betrieb einer erfindungsgemäßen Speichervorrichtungs-Testmodusschaltung mit dem oben angegebenen Aufbau beschrieben.
Der Betrieb der erfindungsgemäßen Speichervorrichtungs-Testmodusschaltung von 1 ist im Normalmodus im wesentlichen derselbe wie derjenige der Schaltung von 4. D. h., daß bei den ersten und zweiten Logikeinrichtungen 4LM1 – 4LMn sowie 4LM1' – 4LMn' des zweiten Logikabschnitts 400 in 1 die Ausgangssignale der NAND-Gatter NA25 unabhängig von anderen Eingangssignalen logisch 1 sind, da das Testmoduswahlsignal TE im Normalmodus logisch 0 ist, was dazu führt, daß nur die ersten Übertragungsgatter TG23 betrieben werden. Infolgedessen hat der zweite Logikabschnitt 400 im Normalmodus keine Auswirkung auf die Ausgangssignale CAout und die invertierten Ausgangssignale/CAout der Zellenarrays. Infolgedessen wird im Normalmodus das Ausgangssignal CAout oder das invertierte Ausgangssignal/CAout vom jeweils ausgewählten der Zellenarrays als endgültiges Ausgangssignal Dout abhängig vom Schaltbetrieb des zweiten Schaltabschnitts 600 ausgegeben.
Im Testmodus werden die Kontakte c und b des Moduswahlschal ters SW21 im ersten Schaltabschnitt 100 auf ein externes Steuersignal hin miteinander verbunden, was dazu führt, daß der Eingangsdatenwert Din jeweils an die mehreren Logikeinrichtungen 2LM1 – 2LMn im ersten Logikabschnitt 200 gelegt wird. In den Logikeinrichtungen 2LM1 – 2LMn im ersten Logikabschnitt 200 von 2 ist das Testmodusauswahlsignal TE bei Auswahl des Testmodus logisch 1, und das Schreibfreigabesignal WT ist für Dateneinspeicherung in die Zellenarrays CA1 – CAn logisch 1.
Infolgedessen ändert sich das Ausgangssignal des NAND-Gatters NA24 logisch abhängig vom logischen Zustand des Taktsignals CLK. Der Pfad, entlang dem der Eingangsdatenwert Din an die Zellenarrays übertragen wird, wird abhängig von den Ausgangssignalen der NAND-Gatter NA24 bestimmt.
Das heißt, daß dann, wenn das Taktsignal CLK logisch 0 ist, die Ausgangssignale der NAND-Gatter NA24 logisch 1 sind, was dazu führt, daß die ersten Übertragungsgatter TG21 eingeschaltet werden und die zweiten Übertragungsgatter TG22 ausgeschaltet werden. Aus diesem Grund wird der Eingangsdatenwert Din gleichzeitig über die ersten Übertragungsgatter TG21 in den Logikeinrichtungen 2LM1 – 2LMn ohne Veränderung an die mehreren Zellenarrays CA1 – CAn im Zellenarrayabschnitt 300 übertragen. Wenn andererseits das Taktsignal CLK logisch 1 ist, sind die Ausgangssignale der NAND-Gatter NA24 logisch 0, was dazu führt, daß die ersten Übertragungsgatter TG21 ausgeschaltet werden und die zweiten Übertragungsgatter TG22 eingeschaltet werden. Aus diesem Grund wird der Eingangsdatenwert Din durch die zweiten Übertragungsgatter TG22 und die invertierenden Gatter IN22 invertiert und gleichzeitig an die mehreren Zellenarrays CA1 – CAn im Zellenarrayabschnitt 300 gelegt.
Wie oben angegeben, können im Testmodus erfindungsgemäß ver schiedene Daten in die mehreren Zellenarrays CA1 – CAn abhängig vom logischen Zustand des an die Logikeinrichtungen 2LM1 – 2LMn im ersten Logikabschnitt 200 gelegten Taktsignals CLK eingespeichert werden, verschieden vom herkömmlichen Verfahren, bei dem derselbe Datenwert im Testmodus in die Zellenarrays CA1 – CAn eingeschrieben wird.
Nachfolgend wird unter Bezugnahme auf 3 der Betrieb beim Auslesen von Daten aus den mehreren Zellenarrays CA1 – CAn im Testmodus bei der Erfindung beschrieben.
Wenn bei ausgewähltem Testmodus die Daten aus den mehreren Zellenarrays CA1 – CAn ausgelesen werden, sind das Testmoduswahlsignal TE und das Lesefreigabesignal RD logisch 1. Infolgedessen wird der Pfad, entlang dem Daten aus den Zellenarrays CA1 – CAn ausgelesen werden, abhängig vom logischen Zustand des Taktsignals CLK bestimmt.
Das heißt, daß bei den ersten und zweiten Logikeinrichtungen 4LM1 – 4LMn sowie 4LM1' – 4LMn' des zweiten Logikabschnitts 400 die Ausgangssignale der NAND-Gatter NA25 logisch 1 sind, wenn das Taktsignal CLK logisch 0 ist, was bewirkt, daß die ersten Übertragungsgatter TG23 eingeschaltet werden und die zweiten Übertragungsgatter TG24 ausgeschaltet werden. Infolgedessen werden die in den Zellenarrays CA1 – CAn abgespeicherten Informationen gleichzeitig direkt durch die ersten Übertragungsgatter TG23 in den ersten und zweiten Logikeinrichtungen 4LM1 – 4LMn sowie 4LM1' – 4LMn' des zweiten Logikabschnitts 400 ausgegeben.
Wenn andererseits das Taktsignal CLK logisch 1 ist, sind die Ausgangssignale der NAND-Gatter NA25 logisch 0, was bewirkt, daß die ersten Übertragungsgatter TG23 ausgeschaltet werden und die zweiten Übertragungsgatter TG24 eingeschaltet werden. Infolgedessen werden die in den Zellenarrays CA1 – CAn abgespeicherten Informationen über die zweiten Übertragungsgatter TG24 und die invertierenden Gatter IN24 invertiert und gleichzeitig ausgegeben.
Obwohl die Ausgangssignale der Zellenarrays CA1 – CAn auf Grundlage des Zustandes logisch 1 des Taktsignales CLK invertiert werden, ist der schließlich ausgegebene Datenwert Dout derselbe wie der eingegebene Datenwert Din, da der Eingangsdatenwert Din zuvor im Abspeicherungsprozeß in die Zellenarrays CA1 – CAn invertiert wurde.
Danach arbeiten der dritte Logikabschnitt und der zweite Schaltabschnitt 600 auf ähnliche Weise wie diejenigen der Schaltung von 4.
Wie oben beschrieben, kann gemäß der Erfindung gewünschte Information gleichzeitig in die mehreren Zellenarrays eingespeichert werden, und aufeinanderfolgende Zellen können innerhalb desselben Zellenarrays ausgewählt werden. Auch kann im Testmodus die in den Zellen abgespeicherte Information gleichzeitig angewählt werden. Dies hat die Wirkung, daß gegenseitige Beeinflussungen zwischen benachbarten Zellen sowie zwischen Datenbusleitungen in der Speichervorrichtung erfaßt werden.

Claims

Testmodusschaltung für eine Speichervorrichtung, mit: – einer Zellenarrayeinrichtung (300) mit mehreren Zellenarrays (CA1-CAn) zum Einspeichern von Eingangsdaten in dieselben; und – einer ersten Schalteinrichtung (100) mit einem Moduswahlschalter (SW21) zum Auswählen eines Test- oder eines Normalmodus, abhängig von einem externen Steuersignal und mit mehreren Zellenarraywahlschaltern (SW22) zum Auswählen eines der mehreren Zellenarrays in der Zellenarrayanordnung im Normalmodus auf das externe Steuersignal hin; gekennzeichnet durch – eine erste Logikeinrichtung (200), die auf ein Taktsignal anspricht, um im Testmodus den über die erste Schalteinrichtung angelegten Eingangsdatenwert nicht invertiert und gleichzeitig an die mehreren Zellenarrays in der Zellenarrayanordnung zu legen, oder um den Eingangsdatenwert zu invertieren und den invertierten Datenwert gleichzeitig an die mehreren Zellenarrays in der Zellenarrayanordnung zu übertragen; – eine zweite Logikeinrichtung (400), die auf das Taktsignal anspricht, um nicht invertierte Ausgangsdatensignale aus den mehreren Zellenarrays in der Zellenarrayanordnung auszugeben oder um die Datensignale zu invertieren und die invertierten Datensignale auszugeben; – eine dritte Logikeinrichtung mit einer ersten Entscheidungseinrichtung (510), um im Testmodus die Ausgangsdatensignale aus der zweiten Logikeinrichtung aufzunehmen und zu entscheiden, ob die aufgenommenen Datensignale miteinander übereinstimmen, und mit einer zweiten Entscheidungseinrichtung (520), um im Testmodus die invertierten Ausgangsdatensignale von der zweiten Logikeinrichtung aufzunehmen und zu entscheiden, ob eines der aufgenommenen, invertierten Datensignale sich von den anderen aufgenommenen, invertierten Datensignalen unterscheidet, und – eine zweite Schalteinrichtung (600) mit einem ersten Zellenarraywahlschalter (SW23) zum Auswählen eines der Ausgangsdatensignale der mehreren Zellenarrays im Normalmodus, einem zweiten Zellenarraywahlschalter (SW24) zum Auswählen eines der invertierten Ausgangsdatensignale der mehreren Zellenarrays im Normalmodus, einem ersten Moduswahlschalter (SW25) zum Auswählen des Ausgangsdatensignals des durch den ersten Zellenarraywahlschalter ausgewählten Zellenarrays im Normalmodus, aber des Ausgangssignals der ersten Entscheidungseinrichtung in der dritten Logikeinrichtung im Testmodus, und eine zweiten Moduswahl schalter (SW26) zum Auswählen des invertierten Ausgangsdatensignals des vom zweiten Zellenarraywahlschalter ausgewählten Zellenarrays im Normalmodus, aber des Ausgangssignals der zweiten Entscheidungseinrichtung der dritten Logikeinrichtung im Testmodus.
Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Logikeinrichtung (200) mehrere Logikeinrichtungen (2LM1 – 2LMn) aufweist, über deren Eingänge gleichzeitig die Eingangsdaten eingegeben werden, wie sie über die erste Schalteinrichtung (100) angelegt werden, und deren Ausgänge jeweils mit einem entsprechenden der mehreren Zellenarrays (CA1 – CAn) in der Zellenarrayeinrichtung verbunden sind.
Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die mehreren Logikeinrichtungen (2LM1 – 2LMn) jeweils folgendes aufweisen: – ein NAND-Gatter (NA24) zum Eingeben des Taktsignals, eines Schreibfreigabesignals und eines Testmoduswahlsignals sowie zum Ausgeben eines Übertragungsgattersteuersignals auf die eingegebenen Signale hin; – ein erstes invertierendes Gatter (IN21) zum Invertieren des Ausgangssignals des NAND-Gatters, um ein Übertragungsgattersteuersignal auszugeben; – ein erstes Übertragungsgatter (TG21) zum direkten Übertra gen der über die erste Schalteinrichtung zugeführte Eingangsdaten an ein entsprechendes der mehreren Zellenarrays (CA1 – CAn) auf die Steuersignale vom UND-Gatter und vom ersten invertierenden Gatter hin; – ein zweites Übertragungsgatter (TG22) zum Übertragen der über die erste Schalteinrichtung zugeführten Eingangsdaten auf die Steuersignale vom ersten invertierenden Gatter und vom NAND-Gatter hin; und – ein zweites invertierendes Gatter (IN22) zum Invertieren der über das zweite Übertragungsgatter zugeführten Eingangsdaten und zum Ausgeben der invertierten Eingangsdaten an ein jeweiliges der mehreren Zellenarrays.
Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die zweite Logikeinrichtung (400) folgendes aufweist: – mehrere erste Logikeinrichtungen (4LM1 – 4LMn), die jeweils einen Eingang zum Eingeben des Ausgangsdatensignals von einem entsprechenden der mehreren Zellenarrays in der Zellenarrayanordnung aufweisen und deren Ausgang mit einem ersten Zellenarraywahlschalter (SW23) in der zweiten Schalteinrichtung (600) und mit der ersten Entscheidungseinrichtung in der dritten Logikeinrichtung verbunden ist; und – mehrere zweite Logikeinrichtungen (4LM1' – 4LMn'), die jeweils einen Eingang zum Eingeben des invertierten Ausgangsdatensignals von einem entsprechenden der mehreren Zellenarrays in der Zellenarrayeinrichtung aufweisen, und deren Ausgang mit dem zweiten Zellenarraywahlschalter (SW24) in der zweiten Schalteinrichtung und mit der zweiten Entscheidungseinrichtung in der dritten Logikeinrichtung verbunden ist.
Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß jede der mehreren ersten Logikeinrichtungen (4LM1 – 4LMn) das Ausgangsdatensignal vom entsprechenden der mehreren Zel lenarrays im Normalmodus an den ersten Zellenarraywahlschalter (SW23) in der zweiten Schalteinrichtung (600) und im Testmodus an die erste Entscheidungseinrichtung (510) in der dritten Logikeinrichtung (500) legt, und jede der mehreren zweiten Logikeinrichtungen (4LM1' – 4LMn') das invertierte Ausgangsdatensignal vom entsprechenden der mehreren Zellenarrays im Normalmodus an den zweiten Zellenarraywahlschalter (SW24) und im Testmodus an die zweite Entscheidungseinrichtung (520) in der dritten Logikeinrichtung legt.
Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die mehreren ersten Logikeinrichtungen und die mehreren zweiten Logikeinrichtungen denselben Aufbau aufweisen und jeweils über folgendes verfügen: – ein NAND-Gatter (NA25) zum Eingeben des Taktsignals, eines Lesefreigabesignals und eines Testmoduswahlsignals sowie zum Ausgeben eines Übertragungsgattersteuersignals auf die eingegebenen Signale hin; – ein erstes invertierendes Gatter (IN23) zum Invertieren des Ausgangssignals des NAND-Gatters, um ein Übertragungsgattersteuersignal auszugeben; – ein erstes Übertragungsgatter (TG23) zum direkten Übertragen des Ausgangssignals oder des invertierten Ausgangssignals vom entsprechenden der mehreren Zellenarrays in der Zellenarrayanordnung an die dritte logische Einrichtung oder die zweite Schalteinrichtung auf die Steuersignale vom NAND-Gatter und dem ersten invertierenden Gatter hin; – ein zweites Übertragungsgatter (TG24) zum Übertragen des Ausgangssignals oder des invertierten Ausgangssignals des entsprechenden der mehreren Zellenarrays in der Zellenarrayanordnung auf die Steuersignale vom ersten invertierenden Gatter und vom NAND-Gatter hin; und – ein zweites invertierendes Gatter (IN24) zum Invertieren des Ausgangssignals oder des invertierten Ausgangssignals des entsprechenden der mehreren Zellenarrays, wie es über das zweite Übertragungsgatter zugeführt wird, und zum Ausgeben des invertierten Signals an die dritte Logikeinrichtung oder die zweite Schalteinrichtung.